Схемные особенности динамических озу

В динамических ОЗУ используется мультиплексирование шины адреса, при котором адрес делится на две половины (адрес строки и адрес столбца), подаваемые на одни и те же выводы микросхемы поочередно. Это позволяет сократить число выводов микросхемы памяти и обеспечивает простоту регенерации, которая выполняется построчно и в этом режиме используется только адрес строки.

Для обращения к DRAM сначала подается адрес строки, который сопровождается стробом выбора строки RAS (Row Address Strobe), потом подается адрес столбца, сопровождаемый стробом выбора столбца CAS (Column Address Strobe).

Микросхемы DRAM имеют также выводы чтения/записи, входных и выходных данных.

С целью повышения быстродействия динамических ОЗУ используются различные методы их организации, основанные на предположении о компактности размещения данных в адресном пространстве.

Обычно данные в памяти находятся в соседних ячейках и также последовательно используются. Это позволяет при обращении к устройству хранения данных упростить адресацию. Определив одну строку, в дальнейшем часто можно ограничиться только определением столбцов (все последующие байты либо располагаются в выбранной строке, либо в соседних строках выбранной страницы, поэтому чаще всего достаточно ограничиться проверкой выполнения этого условия). Такой метод страничной адресации к памяти FPM (Fast Page Mode – быстрый страничный режим доступа) наиболее распространен и является основой для развития большой группы методов повышения быстродействия динамических ЗУ.

При обращении к строке (странице) во всех запоминающих элементах (ЗЭ) этой строки проходит фаза подготовки к обмену, и эти элементы будут готовы к выполнению следующей фазы. При обращении к данным в пределах подготовленной страницы адрес строки определять не требуется, так как он не изменяется, требуется определить только адрес столбца, сопровождаемый стробом CAS, что сокращает длительность цикла обмена.

Структуры EDORAM (Extended Data Out RAM – ОЗУ с расширенным выводом данных) расширяют возможности FPM, модифицируя процесс вывода данных. В этих ЗУ данные всей строки перед отправкой их по запросу располагают в усилителях-регенераторах, где они не сбрасываются по окончании строба CAS, а хранятся до считывания из другой строки. Таким образом, появляется как бы статический регистр, содержащий строку (страницу).

При чтении данных в пределах строки используются ранее записанные в усилители-регенераторы данные, что требует только определить номер столбца, не требуя чтения содержимого соответствующего элемента памяти и его переноса в буфер обмена. Так как используется в этом случае чтение из статического регистра, образованного усилителями-регенераторами, то и длительность сигнала CAS значительно снижается, что сокращает время обмена. Структура EDORAM используется на частотах до 50 МГц, сохраняя тесную преемственность с использовавшимися ранее структурами FPM.

В структуре BEDORAM (Burst EDORAM – пакетный расширенный доступ) для определения номера столбца используется счетчик. При обращении к группе адресов начальный адрес столбца формируется обычным способом. Номер столбца следующего байта определяется добавлением к текущему номеру столбца единицы, что значительно быстрее повторной подачи номера столбца.

Структура MRAM (Multibank MRAM – многобанковые ОЗУ) делит память на банки с поочередным обращением к ним. Пока данные считываются из одного банка, готовятся данные в другом банке, что уменьшает время ожидания выборки данных. Однако, если очередность нахождения данных в последовательных банках нарушается и требуется считать данные из того же банка, выполняется полный цикл обращения к данным. Уже простое деление данных на два банка (с четными и нечетными адресами) позволяет существенно повысить скорость обращения к памяти. Банки ЗУ строятся из обычных DRAM без каких-либо схемных изменений.

Структура SDRAM (Synchronous DRAM – синхронная DRAM) используют конвейерный способ продвижения информации. Процесс считывания информации состоит из выполнения последовательности операций, в которых происходит обращение к памяти, определение адресов ячеек, извлечение данных из ячеек хранения, перенос их в буфер, передачу в шину данных. Разбиение этого процесса на циклы, которые связываются с тактами работы процессора и в которые отдельные байты информации находятся на разных этапах их извлечения из памяти, позволяет организовать конвейер продвижения информации. При этом для извлечения только первого байта требуется полное время для прохождения всех этапов, этапы извлечения последующих байтов совмещаются с продвижением предыдущих байтов. Считываемые байты появляются на шине данных в жестко задаваемые моменты времени, определяемые тактовыми сигналами процессора, что облегчает согласование взаимного положения во времени сигналов на шинах системы. ЗУ такой структуры работают на частотах до 125 МГц.

Структура RDRAM (Rambus DRAM) названа по имени своего разработчика – фирмы Rambus. Используется байт-последовательность с быстрым темпом передачи байтов и специальный интерфейс. Передача данных осуществляется по переднему и заднему фронтам тактового сигнала, что уже увеличивает в два раза скорость обмена. Интерфейс не содержит адресных линий, используя передачу по одним линиям пакетов из команд и адресов. Сначала следует пакет запроса, на который память отвечает пакетом подтверждения, после чего следует пакет данных. Так как первый доступ к данных сильно запаздывает, то этот метод доступа неэффективен при запросе одиночных данных, но эффективен при обмене пакетами. Средняя частота передачи зависит от длины пакета данных: чем больше пакет, тем выше частота передачи.

Структура DRDRAM (Direct RDRAM) является разновидностью RDRAM, в которой ускорено первое обращение к памяти. Если большинство устройств памяти обмениваются 8-разрядными данными, то DRDRAM уже могут обмениваться 16-разрядными данными.

Устройства памяти с внутренним кэшем CDRAM (кэш-память размещена на одном кристалле с основной памятью) позволяют обмениваться данными с кэшем по внутренним шинам, которые могут иметь и большую разрядность, и большую скорость обмена. Обмен данными кэша с процессором ускоряется за счет предварительной подготовки данных в кэше. При этом внутренняя шина между кэшем и памятью достигает разрядности 2048 бит.