- •В.В. Болгов, в.И. Енин, а.В. Смольянинов
- •Схемотехника
- •В.В. Болгов, в.И. Енин, а.В. Смольянинов Схемотехника
- •Схемотехника
- •Введение
- •После изучения дисциплины необходимо знать:
- •После изучения дисциплины необходимо уметь:
- •В.1. Роль и место курса “Схемотехника” в учебном процессе
- •В.2. Основные направления развития цифровых устройств
- •В.3. Самостоятельная работа студентов и контроль знаний
- •1 . Основы теории логических функций.
- •1.1. Логические функции
- •1.2. Основные законы и тождества алгебры логики
- •1.3. Формы представления логических функций
- •Совершенная дизъюнктивная нормальная форма
- •Совершенная конъюнктивная нормальная форма
- •Получение логических выражений скнф и сднф
- •1.4. Минимизация логических функций
- •Метод Квайна
- •Метод карт Вейча
- •1.5. Построение и анализ работы логических схем
- •1.6. Построение логических схем с несколькими выходами
- •1.7. Вопросы и задания для самоконтроля
- •2. Интегральные микросхемы
- •2.1. Технологии цифровых интегральных схем
- •2.2. Параметры интегральных микросхем
- •2.3. Логические элементы транзисторно-транзисторной логики
- •2.3.1. Входные каскады ттл микросхем
- •2.3.2. Типы выходных каскадов ттл цифровых элементов
- •Логический выход
- •Элементы с тремя состояниями
- •Выходные каскады с открытым эмиттером
- •Выход с открытым коллектором
- •Основные характеристики микросхем ттл серий
- •2.4. Логические элементы эмиттерно-связанной логики
- •2.5. Логические элементы на моп‑транзисторах
- •2.6. Кмоп микросхемы
- •2.6.1. Режим неиспользуемых входов
- •2.6.2. Преобразователи уровня
- •2.7. Простейшие интегральные микросхемы
- •2.8. Шинные формирователи и приемопередатчики
- •2.9. Вопросы и задания для самоконтроля
- •3. Устройства комбинационного типа
- •Двоичные шифраторы и дешифраторы
- •3.1.1. Разработка схемы шифратора и его работа
- •3.1.2. Приоритетный шифратор
- •3.1.3. Разработка схемы дешифратора и его работа
- •3.1.4. Преобразователи кодов
- •3.2. Мультиплексоры и демультиплексоры
- •3.2.1. Мультиплексоры
- •3.2.2. Демультиплексоры
- •3.2.3. Получение мультиплексоров и демультиплексоров на большое количество входов (выходов)
- •3.2.4. Универсальные логические модули
- •3.2.5. Совместная работа мультиплексора и демультиплексора
- •3.3. Сумматоры, алу и матричные умножители
- •3.3.1. Одноразрядный сумматор
- •3.3.2. Сумматор последовательного действия
- •3.3.3. Сумматор параллельного действия с последовательным переносом
- •3.3.4. Сумматор параллельного действия с параллельным переносом
- •3.3.5 Арифметико-логические устройства
- •3.3.6. Матричные умножители
- •3.4. Компараторы
- •3.5 Схемы контроля
- •3.6. Вопросы и задания для самоконтроля
- •4. Узлы последовательностного типа
- •4.1. Триггеры
- •4.1.1. Асинхронные триггеры
- •4.1.2. Асинхронный d-триггер
- •4.1.3. Синхронные триггеры
- •Синхронный rs-триггер
- •Синхронный d-триггер
- •Триггеров
- •4.1.4. Триггеры с двухступенчатым запоминанием информации
- •4.1.6. Счетный триггер
- •4.1.7. Динамические триггеры
- •4.1.8. Установка начального значения триггера
- •4.1.9. Триггеры Шмидта
- •4.2. Регистры
- •4.2.1. Параллельный регистр
- •4.2.2. Последовательные (сдвигающие) регистры
- •4.2.3. Взаимное преобразование числа из последовательного кода в параллельный
- •4.3. Счётчики
- •4.3.1. Суммирующие счетчики
- •4.3.2. Вычитающие счетчики
- •4.3.3. Реверсивные двоичные счетчики
- •4.3.4. Кольцевые счетчики
- •4.3.5. Условное обозначение счетчиков
- •4.3.6. Быстродействие счетчиков
- •4.3.7. Программирование счетчиков
- •4.4. Вопросы и задания для самоконтроля
- •5. Аналого-цифровые и цифро-аналоговые преобразователи
- •5.1. Аналого-цифровые преобразователи
- •5.1.1. Принцип аналого-цифрового преобразования
- •5.1.2. Ацп с промежуточным преобразованием во временной интервал
- •5.1.3. Аналого-цифровой преобразователь с обратной связью
- •5.1.4 Аналого-цифровой преобразователь следящего типа
- •5.1.5. Параллельный ацп
- •5.1.6. Интегрирующие ацп
- •5.1.7. Ацп последовательных приближений
- •5.2. Цифро-аналоговые преобразователи
- •5.3. Преобразователи интервалов времени
- •5.4. Вопросы для самоконтроля
- •6. Устройства хранения информации
- •6.1. Основные характеристики запоминающих устройств
- •6.2. Оперативные запоминающие устройства
- •6.2.1. Статические озу
- •6.2.2. Динамические озу Принцип действия динамических озу
- •Схемные особенности динамических озу
- •6.3. Постоянные запоминающие устройства
- •Масочные пзу
- •Программируемые пзу
- •6.4. Перепрограммируемые запоминающие устройства
- •Флэш-память
- •6.5. Вопросы для самоконтроля
- •7. Селекторы импульсных сигналов
- •7.1. Амплитудные селекторы
- •7.1.1. Селектор максимального уровня
- •7.1.2. Селектор минимального уровня
- •7.2. Временные селекторы
- •7.3 Селекторы импульсов по длительности
- •7.3.1. Селекторы максимальной длительности
- •7.3.2. Селекторы минимальной длительности
- •7.4 Элементы задержки и формирователи импульсов
- •7.5. Вопросы для самоконтроля
- •8. Средства отображения информации
- •8.1. Газоразрядные цифровые индикаторы
- •8.2. Знакосинтезирующие индикаторы
- •8.3. Вакуумные люминесцентные индикаторы
- •8.4. Вакуумные накаливаемые индикаторы
- •8.5. Полупроводниковые семисегментные индикаторы
- •8.6. Жидкокристаллические индикаторы (жки)
- •8.7. Матричные индикаторы
- •8.8. Подключение индикаторов к эвм
- •8.9. Вопросы и задания для самоконтроля
- •9. Автоматы
- •9.1. Автомат в системе управления
- •9.2. Структурный автомат
- •9.3. Аппаратная реализация автоматов
- •9.4. Вопросы и задания для самоконтроля
- •Заключение
- •Б иблиографический список
- •ПриложенИя
- •Приложение 1. Обозначения цифровых микросхем
- •Приложение 2. Условные графические обозначения элементов цифровой техники
- •Оглавление
3.3.2. Сумматор последовательного действия
С умматор для последовательных операндов содержит один одноразрядный сумматор, который обрабатывает операнды поочередно разряд за разрядом, начиная с младшего. Он состоит из одноразрядного сумматора, двух сдвигающих регистров A и B, в которых хранятся слагаемые, сдвигающего регистра С для записи результата вычисления и D-триггера, в котором запоминается перенос в старший разряд при нахождении суммы в текущем разряде (рис. 3.20).
Рис. 3.20 Сумматор последовательного действия
Двоичные числа слагаемых А и В поступают параллельно на входы данных регистров RG и записываются а них. Регистры и триггер тактируются синхроимпульсами.
При каждом такте цифры разрядов слагаемых, начиная с младшего разряда, поступают из сдвигающих регистров А и В на входы ai и bi одноразрядного сумматора, на вход pi которого из D-триггера поступает значение переноса из младшего разряда. После их суммирования значение суммы цифр данного разряда с выхода Si сумматора вдвигается в последовательный регистр результата С, а перенос с выхода pi+1 запоминается в D-триггере. Для нахождения суммы N-разрядного числа требуется N тактов работы одноразрядного сумматора.
Например, суммирование четырехразрядных чисел 1011 и 0011 осуществляется за четыре такта.
Первый такт. Цифры младшего разряда (1 и 1) слагаемых выдвигаются из сдвигающих регистров и поступают на входы ai и bi одноразрядного сумматора, а так как переноса в младший разряд нет, то из D-триггера на вход переноса pi поступит 0. Результат суммирования (Si=0) запоминается в последовательном регистре, а перенос pi+1=1 – в D-триггере.
Второй такт. Цифры 1 и 1 второго разряда слагаемых и перенос 1 из D-триггера поступают на входы сумматора, получающаяся при этом сумма 1 запишется в регистре С, а перенос 1 – в D-триггере.
Третий такт. Цифры третьего разряда 0 и 0 и перенос из D-триггера 1 при суммировании дают сумму 1 и перенос 0.
На четвертом такте цифры 1 и 0 четвертого разряда слагаемых и перенос 0 из D-триггера дадут в результате сумму 1 и перенос 0. Так как перенос равен 0 и все цифры разрядов слагаемых использованы, то суммирование прекращается. Если бы перенос оказался отличным от 0, то его следовало бы записать в регистр результата в качестве старшего разряда, сложив предварительно с цифрами слагаемых (цифры слагаемых пятого разряда равны 0).
В действительности же обычно этого не делают, либо предусматривая заранее такие слагаемые, которые не вызывают переполнения ячеек разрядов регистра суммы, либо переписывая для последующих действий перенос в специальный разряд переноса регистра признаков ЭВМ.
Основное достоинство последовательных сумматоров – относительная простота, а недостаток – малое быстродействие.
3.3.3. Сумматор параллельного действия с последовательным переносом
Сумматор параллельного действия должен работать быстрее, чем сумматор последовательного действия, но он сложнее. Параллельные сумматоры в свою очередь делятся на сумматоры с последовательным и параллельным переносом. Схема сумматора с последовательным переносом приведена на рис. 3.21. Слагаемые A и B хранятся в регистрах, из которых они подаются в параллельном коде на входы слагаемых всех одноразрядных сумматоров одновременно. В каждом сумматоре происходит определение суммы цифр данного разряда и переноса в старший разряд. Поступление на вход одноразрядного сумматора переноса из младшего разряда ведет к необходимости его учета путем добавления к результату (сумме), полученному в этом разряде, что меняет значение суммы и переноса. Получаются новые суммы и новые переносы, последние также поступают на входы одноразрядных сумматоров и также меняют значения их выходов. В результате происходит распространение сигнала переноса от младшего разряда к старшему.
Процесс суммирования как бы разбивается на несколько асинхронных т актов (шагов). На первом шаге определяются начальные суммы и переносы. На каждом из последующих шагов (тактов) происходит определение разрядных сумм и переносов с учетом переносов из младших разрядов (полученные на предыдущем такте переносы добавляются к суммам, образуя новые суммы и переносы, которые также требуется учесть).
Р
Рис.3.21. Сумматор
параллельного действия
Работа сумматора параллельного действия Таблица 3.13
-
1 такт
+
01101
00011
1 слагаемое
2 слагаемое
суммы разрядов S(1)
переносы p(1)
01110
00001
2 такт
+
01110
00010
суммы разрядов S(1)
переносы p(1+1) сдвинуты на 1 разряд
суммы разрядов S(2)
переносы p(2)
01100
00010
3 такт
+
01100
00100
суммы разрядов S(2)
переносы p(2+1) сдвинуты на 1 разряд
суммы разрядов S(3)
переносы p(3)
01000
00100
4 такт
+
01000
01000
суммы разрядов S(3)
переносы p(3+1) сдвинуты на 1 разряд
суммы разрядов S(4)
переносы p(4)
00000
01000
5 такт
+
00000
10000
суммы разрядов S(4)
переносы p(4+1) сдвинуты на 1 разряд
суммы разрядов S(5)
переносы p(5)
10000
00000
Как видно из примера, в рассматриваемом сумматоре определено значение суммы пятиразрядных чисел за пять «тактов», длительность каждого из которых определяется длительностью формирования выходных сигналов в соответствующем сумматоре.