3.1. Принцип метода сканирования: сканируемый путь

Проектирование с использованием методов сканирования сле­дует рассматривать как тщательно продуманную попытку упрос­тить процедуру генерации тестов для логических устройств, со­держащих элементы памяти и цепи глобальной обратной связи. В основе этого подхода лежит принцип «разделяй и властвуй», который можно продемонстрировать на примере общей модели синхронной последовательностной схемы (рис. 3.1).

Множество элементов схемы можно включить в две основные части этой модели—комбинационную часть N и банк элементов памяти, которые управляются системными тактовыми импульсами. Входы N разделяются на первичные входы (ПВх) и входы цепей обратной связи Y внутренних переменных состояний. Следователь­но, состояния на выходах схемы (ПВых) зависят от текущего значения сигналов на входах схемы и состояний элементов па­мяти. Аналогично последующее состояние элементов памяти так­же зависит как от состояния первичных входов, так и состояний самих элементов памяти в текущий момент времени. Эта зави­симость последующего состояния от предыдущего и является ис­точником всех проблем генерации тестов. Первичные входы — единственные входы, которыми может непосредственно управлять разработчик тестов. Аналогично единственными выходами, на ко­торых можно наблюдать состояния непосредственно, являются первичные выходы схемы. Управ­ление элементами памяти и наб­людение за их состояниями мож­но осуществить только через ком­бинационную часть схемы. Зада­ча о том, какую из частей схе­мы проверять первой, решается с учетом условия, что ни одна из двух частей схемы непосредст­венно не управляема и не наб­людаема и части схемы взаимно зависят друг от друга при пра­вильном функционировании.

Проектирование с использованием метода сканирования позволяет решать эту проблему путем уменьшения сложности структуры схемы.

Рис. 3. 1. Общая модель синхронной последовательностной схемы

Принцип, на ко­тором основан этот метод, обеспечивает схеме дополнительные свойства, а именно:

а) элементы памяти могут проверяться отдельно от остальной части схемы;

б) внутренние переменные можно установить в любое требуе­мое состояние независимо от их предыдущего состояния;

в) выходные величины комбинационной части схемы, которые запитывают входы элементов памяти, можно непосредственно на­блюдать.

Эти свойства присущи схеме, если в логическом устройстве ре­ализуется метод сканируемого пути через элементы памяти, как показано на рис. 3.2. Действительно, каждому элементу памяти предшествует мультиплексор «21», управляемый общим сигна­лом выбора режима сканирования. Когда этот сигнал равен 0, мультиплексоры соединяют выходы комбинационной части схемы со входами элементов памяти, т. е. схема работает в режиме нор­мального функционирования. Когда сигнал управления сканиро­вания равен 1, элементы памяти реконфигурируются в один сдви­говый регистр с последовательным вводом и выводом данных. Вход, на который данные поступают последовательно, называют входом сканируемых данных, а выход, с которого последователь­но считываются данные, называют выходом сканируемых данных. Таким образом, в режиме сканирования элементы памяти можно достаточно просто установить в любое заданное множество состояний, подавая последовательность сигналов на вход сканируемых данных и тактируя сдвиговый регистр с помощью системного тактового импульса.

Рис. 3.2. Принцип сканируемого пути

Последовательность тестирования представляется теперь в сле­дующем виде.

Шаг. 1. Установить режим сканирования, т. е. реконфигурировать элементы памяти в сдвиговый регистр. Проверить состояния и правильность функционирования каждого элемента памяти, пу­тем использования входа-выхода сканируемых данных и систем­ного тактового импульса. Для этой цели можно применить сле­дующие тесты:

А. Тест бегущей 1 или 0. В этом тесте во все элементы памяти записываются 0, а единственная 1 последовательно сдвигается от входа к выходу сканируемых данных через элементы памяти ска­нируемого пути под управлением системного тактового импульса. Процедура повторяется с бегущим 0, который последовательно сдвигается на фоне единичных состояний элементов памяти. Этот тест позволяет проверить способность каждого элемента памяти принимать значение 0 и 1.

Б. Тест проверки сдвигового регистра. Последовательность 00110011... сканируется через сдвиговый регистр и позволяет проверить все комбинации переходов предыдущего и последующе­го состояний каждого элемента памяти.

Шаг 2. Определить множество тестов для комбинационной части схемы, предполагая:

а) полное управление всеми входами (первичными и внутрен­ними входами элементов памяти); б) непосредственное наблюде­ние состояний всех выходов (первичных выходов и выходов эле­ментов памяти).

Шаг 3. Применить каждый тест следующим образом.

Шаг 3А. Установить режим сканируемого пути. В элементы памяти предварительно записать тестовые наборы и установить дополнительно тестовые данные на первичных входах.

Шаг 3Б. Установить режим нормального функционирования. Состояния внутренних выходов комбинационной части записать в элементы памяти, синхронизируя запись системным тактовым импульсом.

Шаг 3В. Вернуться к режиму сканирования и синхронно с системным тактовым импульсом вывести содержимое элементов памяти через выход сканируемых данных. Сравнить эту последо­вательность и наблюдаемые состояния первичных выходов схемы с эталонной реакцией исправной схемы.

В рассмотренном методе сканируемого пути принцип «разде­ляй и властвуй» теперь проявляется более наглядно. Вместо тес­тового диагностирования схемы как единого целого этот метод реализации схемы позволяет проверить отдельно ее каждую со­ставную часть в соответствии с приведенной выше процедурой. Более того, если использовать стандартные тесты для элементов памяти (см. шаг 1), то задача генерации тестов сводится к про­цедуре построения тестов для комбинационной части схемы.

Рис. 3. 3. Реализация сканирующего пути в D-триггере типа «веду­щий — ведомый»

В следующей главе описывается одна из таких процедур, известная как RAPS/PODEM.

Одна из проблем, возникающих при тестировании согласно схеме, представленной на рис. 3.2 (и рис. 3.1), заключается и возможности появления в ней состязаний при записи в элемент памяти данных с внутренних выходов комбинационной части схе­мы. Причиной является различное время реакции элементов па­мяти. Более быстродействующий элемент памяти может изменить состояние выходов комбинационной части схемы раньше, чем пе­реключится медленнодействующий элемент. Эта классическая проблема, возникающая при проектировании синхронных схем, обычно решается применением двухступенчатых элементов памяти типа «ведущий—ведомый». На рис. 3.3 показан пример D-1риггера, построенного по схеме «ведущий—ведомый», который можно использовать при реализации метода сканируемого пути.

Эту схему можно построить на стандартных серийно выпускае­мых элементах, однако в этом случае дополнительные аппаратур­ные затраты умаляют достоинства метода сканирования. В сле­дующем разделе описывается более специфичный вариант метода сканирования, применяемый при проектировании схем на элемен­тах памяти специального типа.