7.2.1. Селекторы (дешифраторы) адреса

Одним из важных блоков устройства сопряжения работающего в режиме программного обмена является блок дешифратора адреса. Заметим, что не обязательно дешифрировать все разряды адреса. Для упрощения можно часть разрядов (младших) отбросить и не заводить в дешифратор. Тогда ваше устройство будет отзываться на группу адресов. Пример, если отбросить 2 младших разряда, то устройство будет отзываться на 4 последовательно расположенных адреса. Дешифратор адреса должен формировать сигнал "Устройство выбрано" если выставленный в шине адрес совпадает с адресом устройства.

Р еализовать селектор адреса можно на микросхемах логических элементов. Пример построения селектора на 10-разрядный адрес (1111001111) приведен на рис.7.6. В селектор включен управляющий сигнал AEN, при нулевом значении которого адрес действителен. Для дешифрации входные разряды адреса, содержащие 0 (4 и 5 разряды), поступают на схемы инверторов, чтобы далее на входах элементов ”логическое И” для выбранного адреса все разряды содержали единицы. Содержащие 1 все разряды адреса поступают на схему “И”, выполненную на элементах “8И-НЕ”, “3И-НЕ” и “2ИЛИ-НЕ”. При совпадении адреса в шине с установленным (инверторами) на выходе селектора адреса появляется сигнал логической единицы высокого уровня. Заметим, что повышения разрядности возможно как параллельное объединение логических элементов, так и использование элементов с повышенной разрядностью, например КР531ЛА19.

Селектор адреса может быть построен с использованием микросхемы дешифратора. Пример построения селектора на группу адресов представлен на рисунке 7.7. Старшие разряды адреса поступают на дешифратор старших адресов, который вырабатывает внутренний сигнал ”Устройство выбрано”. Этот сигнал может быть подан на разрешающий вход дешифратора младших адресов (как на рисунке) или на вход “Выбор кристалла”. Он же используется для формирования сигнала I/O CS 16. Младшие разряды адреса поступают на вход дешифратора, который вырабатывает строб “адрес n” только на адресуемом выходе.

Внутренние стробирующие сигналы можно сформировать с помощью логических элементов. Пример построения схемы выработки стробов чтения и записи приведен на рисунке 7.8. Сигналы стробов записи-чтения формируются при совпадении внутреннего сигнал выбранного адреса (“адрес n”) и сигнала записи или чтения.

В некоторых случаях удобно не разделять интерфейсную часть на селектор адреса и формирователь внутренних стробов записи и чтения. Пример построения такого обобщенного дешифратора приведен на рисунке 7.9. Объединение селектора адреса и формирователя внутренних стробов возможно реализовать и на ППЗУ или ПЗУ.

Ф ормировать сигнал I/O CS 16 можно на элементах с тремя состояниями. Пример такого формирователя приведен на рисунке 7.10.

Ч то касается формирователя сигнала I/O CH RDY, то он должен быть привязан по времени к стробам чтения или записи и к внутреннему сигналу готовности устройства. Сигнал готовности вырабатывает, например, АЦП. Пример построения схемы приведен на рисунке 7.11.

При разработке устройств сопряжения необходимо учитывать задержки сигнала при его распространении в цепях. Если устройство работает только в режиме записи, то задержка сигнала строба относительно сигнала IOW и задержка сигналов данных должны быть примерно одинаковыми. Задержка сигнала стробов не должна превышать задержку данных более чем на 30нсек, иначе устройство сопряжения примет неверные данные. Разность задержки буферирования и селектирования адреса и задержки буферирования сигнала IOW не должна превышать 91нсек, иначе устройство не будет реагировать на свой адрес. Если устройство сопряжения работает только в режиме чтения из него информации, то сумма задержки сигнала строба относительно IOR и задержки буфера данных не должна п ревышать 110нсек. Требования к буферу адреса и его селектору те же.