Асинхронный обмен по isa

Основным типом обмена по ISA является синхронный обмен, то есть обмен в темпе задатчика без учета быстродействия исполнителя. Однако для организации управления с максимально возможной для каждого устройства скоростью передачи данных целесообразно использовать сигналы обратной связи (Ctrl на рис. 34), в том числе каналы I/O CH RDY (для обмена с «медленными» устройствами) и 0WS (для обмена с «быстрыми» устройствами). Они позволяют формирова­нием соответствующих сигналов при обращении к конкретному устрой­ству РТК устанавливать оптимальную длительность цикла обмена. Это принципиально важно в тех случаях, когда в составе устройств РТК имеются устройства со значительным объемом оперативной памяти, например, в системах централизованного управления с элемента­ми искусственного интеллекта.

В частности, возможен асинхронный обмен, при котором "медленный" исполнитель приостанавливает работу задатчика на время выполнения им требуемой команды (например, длительность цикла обычно составляет 100-200 нс, а устройству требуется 1,5-2 мкс). В этом случае следует использовать сигнал I/O CH RDY (см. рис. 33), снятие которого (установка в состояние логического нуля) говорит о неготовности исполнителя к окончанию цикла обмена. Как уже отмечалось, приостановка производится на целое число периодов SYSCLK и не может быть дольше системного времени ожидания 15,6 мкс (для некоторых компьютеров – 2,5 мкс).

Рассмотрим некоторые аппаратурные решения для асинхронного обмена. Прежде всего, здесь можно выделить две ситуации: когда существует внутренний сигнал БВВ, говорящий об окончании выполнения функции записи или чтения, и когда такого сигнала нет. В качестве этого сигнала (обозначим его DK) может выступать, например, сигнал окончания преобразования (готовности данных) АЦП, входящего в состав БВВ. DK может быть потенциальным (то есть сниматься после окончания стробов обмена) или импульсным (то есть окончанию выполнения функции соответствует фронт сигнала DK). Временные диаграммы и схемы для этих двух случаев показаны на рис. 52 и 53 (для упрощения считаем, что строб обмена – единственный).

Е сли сигнал DK отсутствует в явном виде, но известно время выполнения функции или его верхний предел, то необходимо сформировать задержку в самой интерфейсной части. В схеме на рис. 54 слева эта задержка определяется временем выдержки одновибратора. Надо отметить, что при проектировании БВВ одним из показателей мастерства разработчика является количество использованных им одновибраторов или RC-цепочек (естественно, эти величины обратно пропорциональны друг другу /16/). Это связано с тем, что любые аналоговые цепи подвержены действию помех и требуют настройки. Поэтому, если есть возможность, то следует формировать задержки, временные сдвиги, интервалы с помощью магистральных тактовых сигналов SYSCLK и OSC или внутренних тактов БВВ. На рис. 54 справа приведена схема с ис­поль­зованием линии задержки на сдвиговом регистре, задержка которой определяется номером замкнутого переключателя и задается с точностью до периода сигнала SYSCLK. Но, в принципе, в данном случае требования к точности времени задержки невысоки, и использование одновибратора и даже простой RC-цепочки вполне допустимо.

И в завершение рассматриваемой темы отметим, что асинхронный режим обмена по ISA можно реализовать и на более высоком уровне: путем опроса задатчиком флага готовности исполнителя и путем использования прерываний. Эти решения удобны в случае очень медленных БВВ, то есть тех, у которых время исполнения функции превышает предельное системное время задержки.