24 Ассоциативная и стековая память (схемы). Принцип работы. Область использования.

2. Ассоциативная память (сверхоперативная память или кэш-память).

Процесс выборки данных осуществляется не по адресу, а по содержанию информации (ассоциативному признаку или по отдельным разрядам этого признака):

α₀ – считывание данных запрещено (данных в памяти не найдено),

α₁ – считывается найденное слово,

α₂ – считывается слово из ячейки, имеющей наименьший номер среди

отмеченных по результатам поиска (наименьшее время хранения).

3. Стековая память.

Стековая память является безадресной, но имеет одномерную структуру. Адрес базы стека и вершины стека известен и находится в регистрах SS-BP и SS-SP соответственно. Запись и считывание возможны только из строго определенных ячеек памяти: чтение осуществляется из вершины стека (последней занятой ячейки стека), при этом значение смещения адреса SP уменьшается на единицу, запись осуществляется в следующую свободную ячейку стека и ее адрес заносится в указатель вершины стека.

25 Типы памяти (классификация). Контроллер озу (схема и основные сигналы управления)

Типы памяти (классификация памяти)

(DDR II SD RAM) DDR – удвоенная скорость передачи данных достигается за счет выполнения обращения к памяти не по уровню, а по фронту, т.е. два раза за время одного цикла.

Структурная схема доступа к ячейкам памяти SDRAM.

26 Схема логического распределения памяти по адресам 00000h-а0000h

Логическая структура памяти по адресам от 00000 до А0000 (640 Кb).

1) Распределение памяти сегментное. По 64 килобайта на сегмент. Разбито на параграфы по 16 байт на параграф.

Область прикладных программ пользователя.

Загрузчик программ:

Для DOS - command.com Для Windows – ntldr.

2) Резидентные программы, драйвера периферийных устройств, утилиты DOS.

3) Область констант BIOS, переменные таймера, буфер клавиатуры и т.д.

4) 256 4-х байтных элементов таблицы векторов прерываний: CS:IP (указателей на программы-обработчики BIOS MB).

27 Схема логического распределения памяти по адресам а0000h-ffffFh

Логическая структура памяти по адресам от А0000 до FFFFF (384 Кb).

Область верхней памяти (32 мегабайта) в режиме эмуляции 8086 доступна в XMS-режиме (программа emm386.exe) через 4 окна EMS по 16 Кb.

Окно FFFF0-FFFFF (16 килобайт) доступно через драйвер himem.sys.

Область программ BIOS MB отображается в сегменте параграфа F000.

4 окна EMS доступа к верхней памяти

Область отображения ПЗУ адаптеров устройств MB и периферийных устройств.

Область отображения BIOS VGA

2 видеостраницы по 64 килобайта, доступные CPU ПЭВМ для подготовки примитивов графических изображений для видеоадаптеров

28 Понятие шины и магистрали, состав шины. Характеристики шин. Схема наследуемой шинной архитектуры хт. Основные типы современных шинных архитектур. Особенности их схем.

Шина (магистраль) – совокупность проводников (физических линий) данных, адреса и линий передачи сигналов управления, синхронизации и электропитания, а также протоколов обмена данными между устройствами, подключенными к шине.

Состав шины – количество линий данных определяет разрядность данных, количество линий адреса определяет адресуемое пространство памяти, количество линий сигналов управления и оповещения, частота шины, определяющая ее пропускную способность.

Шина	Разрядность бит	Тактовая частота МГц	Пропускная способность Мб/с
ISA	16	8,33	16,6
PCI	32	33	133,3
PCI 2.1	64	66	533,3
AGP	32	66	266,6
AGP x4	32	66 х 4	1066,6
PCI e x16	64	100 x 2	1600
USB	Mult	200	12

Пояснения к шинной архитектуре ПЭВМ

Контроллер шины является устройством, связывающим центральный процессор с периферийными устройствами по сигналу запроса и сигналу готовности внешнего устройства к обмену данными с центральным процессором. При этом управление шиной передается этому внешнему устройству через дешифратор номера и это устройство становится задатчиком шины.

Задатчиками (хозяевами) шины могут выступать центральный процессор (обычная ситуация), контроллер ПДП, контроллер регенерации и некоторые платы системы расширения.

В каждом цикле обмена задатчиком всегда является только одно устройство. Контроллер ПДП захватывает магистраль (запрещает работу центрального процессора с шиной данных) на время прямой передачи информации между устройством ввода/вывода и памятью (по запросу устройства ввода/вывода).

Контроллер регенерации периодически становится задатчиком магистрали для проведения циклов регенерации системной динамической памяти через заданные интервалы времени.

Для 32-разрядных компьютеров (386DX, 486, Pentium и т.д.) обмен процессора с памятью (а иногда и с другими устройствами) осуществляется через быстродействующую локальную шину VLB или через РСI.

Схема наследуемой шинной архитектурой

Схема шинной архитектуры на базе чипсета Intel 815

Схема шинной архитектуры на базе чипсета Intel 945