2. Конспект лекций Лекция № 1. Методология проектирования цифровых устройств для 3d изделий
Маршрут проектирования цифровых устройств Cadence. Цифровой Design Kit. Формирование ограничений (временных, топологических, энергетических)
Интенсивное развитие мировой полупроводниковой микроэлектроники привело к появлению принципиально новых классов УБИС, таких как система на кристалле (СнК или SoC) и система в корпусе (SiP). SiP устройства являются новым современным направлением развития отечественной микроэлектронной промышленности. Стоимость разработки SiP-изделий, по сравнению с SoC, меньше при той же функциональности схем. При этом технологии, применяемые при производстве SoC, могут быть использованы и в SiP-изделиях. SiP-устройства относятся к так называемым 3D изделиям.
Методология проектирования цифровых устройств для 3D изделий
В настоящий момент существует две основных методологии проектирования цифровых схем: методология логического синтеза и методология схемного описания. Методология схемного описания использовалась до недавнего времени в подавляющем большинстве разработок. Она представляет собой способ проектирования снизу вверх, когда проектируемая схема описывается на языке высокого уровня, начиная от нижних иерархических блоков и заканчивая верхними. При таком способе проектирования довольно трудно, а в современных УБИС и вовсе практически невозможно, обеспечить требуемые характеристики изделий. Поэтому на смену этому способу пришла методология логического синтеза.
Общий маршрут проектирования можно представить как последовательность следующих этапов:
- системное проектирование – определяется общая архитектура изделия: набор блоков (ядро, память, периферийные модули), способы организации шинного обмена и шинных циклов, список выполняемых функций, внешний интерфейс, временные параметры и быстродействие, строится общая поведенческая модель;
- функциональное проектирование – осуществляется разработка высокоуровневой модели, представляющей собой RTL-код, функциональная верификация;
- физическое проектирование – синтез схемы и топологии устройства на основе разработанного RTL-кода, физическая верификация и моделирование.
Системный уровень проектирования заключается в рекурсивной разработке, верификации и уточнении набора спецификаций до такой степени детализации, чтобы ни их основе можно было начать создавать RTL-код. Спецификации описывают поведение системы, точнее – как системой можно управлять, чтобы добиться от нее нужного поведения. Функциональная спецификация описывает интерфейс системы, т.е. информацию о контактах, шинах, регистрах и способах общения с ними. Архитектурная спецификация описывает взаимодействия между частями блока и поведение на системном уровне.
Процесс проектирования на системном уровне начинается с формулирования целей и задач, выполняемых схемой. На начальном этапе следует определить основные эксплуатационно-технические свойства: требуемое быстродействие, допустимую потребляемую мощность и т.п. На основании этих свойств создается системная спецификация, которая может выступать частью технического задания на разработку системы. Далее наступает очередь этапов логического и физического уровней проектирования.
Упрощенный маршрут логического и физического проектирования современных цифровых и цифро-аналоговых УБИС включает ряд этапов:
1) RTL-описание – осуществляется с использованием языков высокого уровня Verilog и VHDL, для разработки используются средства САПР.
2) Логический синтез (Logic synthesis) – средства САПР обеспечивают генерацию списка логических элементов и межсоединений (netlist).
3) Логическое моделирование дизайна (Prelayout simulation) – проверка функциональных параметров и характеристик схемы на логическом уровне.
4) Топологическое размещение (Floogplanning) – планирование конфигурации кристалла: определение выводов, базового расположения модулей и блоков на кристалле.
5) Размещение блоков и базовых библиотечных элементов (Placement).
6) Трассировка и разводка межсоединений (Routing) – соединение базовых библиотечных элементов, модулей и блоков между собой.
7) Вычисление задержек – определяются задержки распространения сигналов на элементах и цепях схемы.
8) Постсинтезное моделирование (Postlayout simulation) – проверка работоспособности схемы с учетом вычисленных задержек.
Маршрут проектирования цифровых устройств Cadence
Сложность разработки современных изделий микроэлектроники, в том числе для 3D изделий, заключается в особенностях перехода проектных норм в субмикронный диапазон, т.е. в существенном уменьшении топологических норм, резком увеличении общего количества вентилей. Расчет временных параметров, временная оптимизация, анализ цепей питания таких схем невозможен без применения современных высокоуровневых быстродействующих средств САПР. Технология глобального синтеза, разработанная компанией Cadence, позволяет всесторонне подходить к перечисленным проблемам разработки подобных схем. В общем виде маршрут проектирования Cadence соответствует упрощенному маршруту, показанному на рис. 2.1.
Разработка цифрового устройства начинается с создания RTL-описания на языках высокого уровня Verilog или VHDL, опираясь на спецификации, разработанные на этапе выполнения системного проектирования.
Рис. 2.1. Упрощенный маршрут проектирования цифровых устройств для 3D изделий
Для разработки и отладки RTL-кода на языке Verilog может быть использовано приложение NC-Verilog, представляющее собой универсальный симулятор, поддерживающий также работу с VHDL.
Программную основу среды проектирования образует платформа Encounter, ориентированная на разработку цифровых и смешанных схем. Все программные продукты платформы Encounter обмениваются данными через универсальную базу данных Open Access (рис. 2.2).
После разработки модели высокого уровня осуществляется синтез электрической схемы на основе имеющейся отлаженной RTL модели. Синтез происходит в приложении RTL Compiler платформы Encounter. Для синтеза электрической схемы (нетлиста) используется библиотека элементов для выбранного технологического процесса. При синтезе схемы может потребоваться введение дополнительных временных ограничений, например, для цепей синхронизации. После синтеза схемы RTL Compiler производит оптимизацию схемы с целью устранения критических путей, а также оптимизацию дерева синхронизации.
a) б)
Рис. 2.2. Маршрут проектирования цифровых схем Cadence: а) платформа Encounter, б) маршрут логического синтеза в приложении RTL Compiler
Во время выполнения процедуры логического синтеза возможны некоторые изменения в работе схемы в части изменения функциональных параметров. Для функциональной верификации синтезированного нетлиста используется приложение Cadence Conformal, обеспечивающее проведение моделирования синтезированной схемы.
Синтез топологии устройства происходит непосредственно в приложении Encounter в несколько этапов.
Этап планирования кристалла (Floorplanning). На данном этапе осуществляется выбор размера кристалла, расположение контактных площадок по периферии или внутри кристалла в требуемом порядке. Также осуществляется предварительная расстановка макроблоков с целью получения оценки возможности расположения блоков и ячеек на заданной площади.
Этап размещения блоков и ячеек (Placement). Осуществляется прокладка периферийных колец питания, размещение крупных блоков, формирование цепей питания этих блоков в ручном или автоматическом режиме, а также размещение базовых топологических ячеек, не вошедших в состав макроблоков.
Этап трассировки (Routing). На этом этапе выполняется трассировка межсоединений ячеек и блоков, трассировка дерева синхронизации, разводка питания. Завершает этап синтеза топологии оптимизация топологи с целью улучшения энергетических и временных параметров схемы. После завершения синтеза топологии производится физическая верификация полученной топологии. На основе топологии формируется нетлист и создается файл задержек, представляющий собой список задержек на каждом из элементов и для каждой цепи, входов и выходов.
Финальным этапом проектирования является моделирование нетлиста с учетом вычисленных задержек. Моделирование может осуществляться на базе приложения NC Verilog.
Цифровой Design Kit
Ручное проектирование предполагает наличие: базовых элементов в различных представлениях (schematic, layout, symbol, functional): моделей этих базовых элементов, учитывающих разброс параметров и температур; технологические файлы, управляющие файлы проверок DRC, EXT, LVS. Данного набора вполне достаточно для осуществления полного цикла ручного проектирования.
Автоматизированное проектирование цифровых схем расширяет требования к базовому набору библиотек. В результате формируется так называемый цифровой Design Kit, или библиотека, предназначенная для синтеза. Основные составляющие такого библиотечного набора:
- базовые логические элементы (и-не, или-не, защелки, триггеры, мультиплексоры, регистры и др.);
- lib-файл, в котором содержатся полные сведения о каждом библиотечном элементе (размеры, задержки при различных температурах, напряжении питания, нагрузках);
- lef-файл технологии, содержащий общие технологические данные, такие как: сетка размещения, сетка трассировки, параметры слоев металла, ширины шин трассировки, конструкция контактов;
- lef-файл библиотечных элементов
- tbl-файл, содержащий сведения о паразитных элементах слоев трассировки, формирующихся в зависимости от взаимного расположения и конструкции топологических слоев;
- v-файл библиотечных элементов, представляющий собой Verilog-описания всех библиотечных ячеек.
Перечисленные файлы содержат все основные сведения о составе библиотеки и правила размещения, трассировки и оптимизации топологии.
Формирование ограничений (временных, топологических, энергетических)
На этом этапе проводится совместная оптимизация быстродействия и помехоустойчивости. Моделирование блоков и системы в целом проводится с учетом параметров библиотечных элементов и проводников. На первом этапе моделирования, когда топологии еще нет и конкретные значения параметров не известны, используются усредненные значения.
При разработке топологии особое внимание уделяется цепям питания и синхронизации.
Обычно цифровые устройства реализуются как автоматы с конечным числом состояний. Данные фиксируются по синхросигналу (СС) в регистры состояний и распространяются по комбинационным цепям в промежутках между моментами синхронизации. Анализ связности сигналов осуществляется с помощью построения диаграммы всех входных импульсов регистра состояний, включая синхросигнал, с учетом всех допустимых отклонений задержек входных сигналов. Если на полученном графике остается промежуток времени, в котором не происходит никаких переключений входных сигналов, то система будет работоспособной. По графику определяются необходимые времена установки и удержания входных импульсов регистра состояний. Период синхросигнала должен быть больше суммарного времени установки и удержания. Отношение ширины области отсутствия переключений к периоду синхросигнала определяет устойчивость системы к помехам и внешним воздействиям.
Для выравнивания задержек в шинах передачи данных используются драйверы, в том числе и с элементами обратной связи, а также регенераторы формы сигналов. Часто применяется метод буферизации, при котором регенераторы-повторители сигналов стоят на входах блоков, подключенных к шине.
Для сигналов синхронизации важно не только их одновременное воздействие на регистры состояний, но и длительности фронтов, которые не должны быть больше критической величины для выбранного типа триггеров. Для выравнивания задержек и формирования фронтов цепь синхронизации обычно строится в форме «дерева». Площадь кристалла или цифрового блока, занятая логическими элементами, разбивается на квадранты. Каждый квадрант снова делится на более мелкие квадранты и т.д. Корневой драйвер управляет четырьмя драйверами второго яруса, размещенными в больших квадрантах. Далее сигнал идет к драйверам третьего яруса, размещенным в малых квадрантах и т.д. Необходимое число ярусов определяется сложностью схемы и нагрузочной способностью драйверов. Длины проводников в каждом ярусе по возможности выравниваются. Синхросигнал от источника доходит до каждого триггера через одинаковые элементы и линии связи, что обеспечивает минимальный разброс задержек фронтов импульсов.
Основной метод обеспечения синхронизации сигналов при физическом проектировании - это анализ системы с учетом размещения элементов и реальных параметров проводников. В электрической схеме проводники заменяются многосекционными моделями с сосредоточенными R-L-C параметрами. В топологии параметры моделей проводников при этом рассчитываются на основе реальной топологии и имеющейся таблицы, представленной в виде файла.
Сопротивление цепей питания рассчитывается не для усредненного, а для максимального пикового тока. Обычно пиковый ток системы достигается после рабочего фронта импульса синхронизации. Обычно для пикового тока суммарное падение напряжения в шинах питания не должно превышать 10 % логического перепада. На падение напряжения в шинах влияет не только их сопротивление, но и индуктивность. Для снижения индуктивности шины питания располагают по возможности ближе друг к другу. Токи в этих шинах должны течь навстречу, т.е. в противоположных направлениях. Для этого контактные площадки размещаются попарно рядом и равномерно по периметру кристалла. Глобальные цепи питания объединяются в кольца по периметру кристалла. Внутри блоков обычно используется встречно-штыревая структура шин питания, удобная для компактного размещения элементов. При разработке топологии цепи питания формируются в первую очередь.
Во вторую очередь разводится «дерево» синхронизации. В отсутствии других сигнальных проводников легко удается выровнять параметры линий связи в каждом ярусе «дерева».
Автоматическая или полуавтоматическая трассировка остальных цифровых элементов выполняется в третью очередь. Причем, в программе автоматической трассировки можно указать приоритетные линии связи, которые будут проведены кратчайшим путем, например, для самых высокочастотных сигналов.