1. Электрическая верификация

Имея транзисторную схему цифровой структуры, можно проверить (вери­фицировать), удовлетворяет ли она нескольким базовым правилам. Ниже приводится ряд примеров типичных правил, иллюстрирующих данную кон­цепцию.

• Число инверсий между двумя тактируемыми КМОП-элементами должно быть четным.

• В псевдо-n-МОП-элементе для обеспечения достаточной нижней границы запаса помехоустойчивости необходимо строго определенное соотно­шение размеров задающих р-МОП- и n-МОП-устройств.

• Чтобы удержать время нарастания и спада сигналов в определенных пре­делах, необходимо зафиксировать минимальные размеры задающих тран­зисторов как функцию разветвления по выходу.

• Максимальная величина перераспределения заряда в динамическом про­екте должна согласовываться с верхней границей запаса помехоустойчи­вости .

Просто руководствуясь здравым смыслом, можно сформулировать мно­жество правил, которым должен удовлетворять проект. Применение этих правил требует глубокого понимания структуры схемы. Следовательно, про­грамма электрической верификации начинается с выделения известных под­структур в общей схеме. В качестве типичных шаблонов используются про­стейшие логические элементы, проходные транзисторы и регистры. Програм­ма верификации обходит получающуюся в результате цепь, последовательно применяя все правила. Поскольку некоторые электрические правила приме­нимы только к определенным стилям проектирования, они должны формули­роваться так, чтобы их было просто модифицировать. Например, экспертные системы на основе продукционных правил позволяют легко обновлять базу правил. Отдельные правила могут быть сложными и даже требо­вать применения программы моделирования схемы для небольших участков цепи. Короче говоря, электрическая верификация — это полезный инстру­мент, который существенно снижает опасность неверной работы схемы.

2. Временная верификация

Поскольку схемы постоянно становятся все более и более сложными, бывает проблематично точно определить, какие пути цепи критичны с точки зрения тактирования. Одним из решений данной проблемы является запуск подроб­ных программ моделирования SPICE, что может потребовать довольно много времени. И далее при этом они не гарантируют, что определенный критиче­ский путь является наихудшим, поскольку задержка пути зависит от подан­ных на вход сигналов. Программа временной верификации обходит электри­ческую цепь и упорядочивает по рангам различные пути на основе их задер­жек. Задержка может определяться множеством способов. Например, можно создать RC-модель цепи и рассчитать граничные значения задержки полу­чающейся пассивной цепи. Для получения более точных результатов многие программы вначале, основываясь на RC-модели, извлекают информацию о наиболее длинном пути и моделируют сокращенную схему, вычисляя более точную оценку. В качестве примеров ранних систем временной верификации можно привести системы Crystal и TV.

Проблемой многих ранних систем было определение ложных путей т.е. критических путей, которые при нормальной работе схемы никогда не будут задействованы. Например, один такой путь существует в сумматоре и в упрощенной форме показанном на рис. 29. Анали­зируя только топологию схемы, можно решить, что критический путь дан­ной цепи проходит через сумматор и мультиплексор, как показано стрелкой. Более внимательно изучив работу схемы, мы находим, что такой путь невоз­можен. Чтобы пройти через весь сумматор, все отдельные биты сумматора должны находиться в режиме прохождения и поступать на вход In. Однако в таком случае включается сигнал обхода и выбирается нижний путь че­рез мультиплексор. Следовательно, реальный критический путь короче, чем можно подумать, проведя анализ в первом приближении. Вообще, выявлять ложные пути непросто, поскольку это требует понимания функционирования схемы на уровне логических элементов. Современные программы временной верификации более успешно справляются с этой проблемой и существенно облегчают жизнь разработчику высокоскоростных схем.

Рис. 29. Пример ложного пути при временной верификации

Рассмотрим результат выполнения программы статической вре­менной верификации PathMill от Synopsys. На вход процесса вери­фикации подается таблица соединений транзисторов, но можно использовать и модели на уровне логических элементов или блоков. При анализе учитыва­ются емкостные и резистивные паразитные нагрузки, вычисленные по тран­зисторной схеме или топологии.

Результатом временного анализа является упорядоченный список крити­ческих временных путей.