5.1. Отчет по лабораторной работе должен содержать:

- наименование;

- цель работы;

- используемое оборудование;

- теоретическую часть;

- описание последовательности действий при выполнении задания;

- распечатку отчета в соответствии с заданием.

- выводы по проделанной работе.

5.2. Контрольные вопросы к лабораторной работе

1. Для чего создаются несколько профайлов моделирования?

2. Какие операции задаются в редакторе внешних воздействий?

3. Для чего необходимо создание проекта PCB PSpice?

4. Какие типы проектов используются в Orcad Capture CIS?

5. Как запустить проект на моделирование?

Лабораторная работа 4 верификация и оптимизация цифровой схемы по временным показателям

1. Общее описание работы

1. Цель работы: проведение процедур верификации и оптимизации цифровой схемы по временным показателям в САПР CADENCE

1.2. Содержание работы

Лабораторная работа состоит из домашнего и лабораторного заданий. Домашнее задание заключается в самостоятельном изучении задач связанных с проведением процедур верификации и оптимизации цифровых схем. Лабораторное задание включает в себя практическое выполнение всех его пунктов.

1.3. Используемое оборудование

Для выполнения лабораторной работы используются программно-аппаратные средства: ПЭВМ класса Pentium стандартной конфигурации, цветной монитор с графическим адаптером SVGA и выше, объем оперативной памяти не ниже 1024 Мб, принтер, ОС Windows XP и выше.

4. Домашнее задание и методические указания по его выполнению

По методическому руководству с теоретической частью лабораторной работы.

3. Теоретическая часть

В современных цифровых СБИС размеры элементов настолько малы, что задержка распространения сигнала в межсоединениях между элементами ИС сравнима с задержками в самих элементах. Сильнее всего этот эффект проявляется в цепях синхронизации, где размеры соединительных проводников сравнимы с размерами кристалла. Поэтому построение сбалансированного "дерева" системы синхронизации цифровой СБИС - одно из важнейших требований при проектировании нового изделия.

В подавляющем большинстве современных СБИС используется схема с единым источником синхронизации, обеспечивающим синхронность работы всех элементов схемы. Правильный выбор источника и оптимальная разводка синхронизирующих цепей определяют работоспособность всей схемы в целом. Основным критерием сбалансированности схемы синхронизации является разновременность поступления синхросигнала от источника сигнала к потребителям, вернее его максимальное значение по всем целевым узлам. Этот параметр определяет максимальную тактовую частоту на которой устройство будет устойчиво работать. Одной из целей оптимизации цепей синхронизации является уменьшение разновременности поступления сигналов. Это позволяет повысить частоту работы схемы.

Существует несколько методов построения сбалансированных схем синхронизации. На сегодняшний день практически во всех САПР применен кластерный метод разводки цепей синхронизации. Основная идея этого метода заключается в том, что близко расположенные приемники синхросигнала объединяются в кластер, в центр которого подается синхронизирующий сигнал. На следующем этапе объединяются группы кластеров, и т.д. Основным преимуществом этого алгоритма является простота реализации, однако, в виду того что разводочное пространство кристалла как правило сильно ограничено, этот метод не всегда дает лучшие результаты по сравнению с ручной разводкой. Часто используется метод Н-деревьев (H-tree) - частный случай кластерного метода разводки на случай кластера состоящего из двух элементов. Существуют другие методы трассировки цепей синхронизации, однако, большинство из них - вариации кластерного метода.

Указанные методы страдают одним серьезным недостатком, они предполагают линейность зависимости задержки распространения сигнала от длины проводника. В реальности это не всегда так; это обстоятельство отрицательно сказывается на результатах. Однако, существует способ борьбы с этой трудностью основанный на дополнительном этапе оптимизации цепей синхронизации, когда закончен этап разводки. Он основывается на оптимальном выборе ширин проводников. При этом за счет вариации ширин отдельных звеньев дерева синхронизации можно добиться значительного уменьшения разновременности. Основная трудность при этом - сложность решения задачи о расчете переходного процесса в линии с распределенными параметрами и нелинейным источником сигнала. Применение методов используемых в схемных симуляторах типа PSpice невозможно в силу их недостаточной производительности для задач оптимизации, когда требуется многократный перерасчет схемы.

Трудность реализации методов оптимизации основанных на вариации ширин проводников является наиболее острой на сегодняшний день. Один из наиболее перспективных подходов основывается на эквивалентном представлении схемы синхронизации в виде резистивно-емкостной схемы, расчет которой сложен, но тем не менее возможен при условии простой модели источника сигнала на входе всей схемы. Так как на входе "дерева" синхронизации обычно ставится мощный инвертирующий каскад.

Это необходимо для того чтобы обеспечить необходимый ток для прокачивания всей схемы. Размеры такого каскада настолько велики, что часто для обеспечения необходимой скорости его переключения ставится еще один или два каскада инверторов усиливающих выходной каскад драйвера.

Аналитически решить задачу расчета переходного процесса даже для одного инвертирующего каскада практически невозможно, хотя такие попытки ведутся до сих пор. Например, очень часто применяется подход с применением всевозможных разложений функций в ряды. При этом решение получается также в виде ряда, или по крайней мере в виде нескольких членов ряда. Но при этом возникает проблема со сходимостью рядов. В каждом конкретном случае необходимо доказать сходимость рядов и отбросить все несущественные слагаемые.

В настоящее время предлагается модель инвертора для систем оптимизации цепей синхронизации, основанная на том, что инвертор рассматривается как макроэлемент с некоторыми характеристиками, зависящими от параметров нагрузки, входного сигнала и размеров самого инвертора. При этом вся проблема сводится к калибровке модели для каждой применяемой технологии.

Как правило, современные SoC содержат и цифровые, и аналоговые блоки. Для разработки топологии цифровых блоков при технологиях до 0,18 мкм традиционно использовались средства автоматической трассировки Silicon Ensemble от Cadence. Однако сегодня массовыми становятся технологические нормы 0,13 мкм и менее. Для таких технологий Cadence предлагает современные средства разработки топологии цифровых ИС NanoRoute.

Для трассировки заказных аналоговых блоков предназначен топологический редактор Virtuoso-XL. Он имеет удобный пользовательский интерфейс, поддерживает иерархические проекты и параметризацию ячеек, легко интегрируется с ведущими средствами проектирования различных уровней. Встроенный язык управления SKILL позволяет настроить процесс проектирования топологии под требования заказчика. По окончании разработки топологии ее необходимо проверить на соответствие правилам проектирования и произвести экстракцию паразитных параметров с учетом реального размещения элементов и проводников на кристалле. Для решения всего комплекса задач верификации топологии ИС предназначены пакеты Diva, Dracula, Assura. Они содержат средства проверки правил проектирования (DRC), позволяют сравнить разработанную топологию со списком цепей или принципиальной схемой (LVS). С помощью средств верификации из топологии можно экстрагировать паразитные параметры (RCX) и временные задержки, а затем с их учетом промоделировать схему.

Проектирование СБИС с использованием современных технологий (0,13 мкм и менее) становится невозможным без детального анализа разработанной топологии, учета влияния на временные характеристики кристалла наводок и помех на проводниках и разброса напряжения питания на ячейках. Для решения комплекса этих задач могут быть использованы средства Cadence, ориентированные на нанотехнологии: Fire&Ice – 3D-экстракция паразитных параметров из топологии кристалла; Celtic – быстрая и эффективная система анализа перекрестных помех на проводниках и, как следствие, искажений сигналов; VoltageStorm – инструмент учета влияния разброса напряжения питания на временные характеристики системы.