5.1. Отчет по лабораторной работе должен содержать

- наименование;

- цель работы;

- используемое оборудование;

- теоретическую часть;

- описание последовательности действий при выполнении задания;

- распечатку отчета в соответствии с заданием.

- выводы по проделанной работе.

5.2. Контрольные вопросы к лабораторной работе

1. Перечислите основные этапы передачи изделия в производство.

2. Для чего необходимо моделирование и анализ печатной платы или интегральной микросхемы?

3. Что понимается под трассировкой печатной платы?

4. Перечислите этапы проектирования в Allegro.

5. Что называется микропереходом?

6. Для чего используется программа SPECCTRA?

7. Зачем необходимо использовать сложные физические правила при работе в программе SPECCTRA?

8. Что такое системный уровень проектирования?

9. Что понимается под физическим прототипированием?

10. Опишите маршрут проектирования cadence. Лабораторная работа 2 разработка тактового дерева последовательной схемы

1. Общее описание работы

1. Цель работы: разработка тактового дерева последовательной схемы при моделирования цифровых схем в САПР CADENCE

1.2. Содержание работы

Лабораторная работа состоит из домашнего и лабораторного заданий. Домашнее задание заключается в самостоятельном изучении задач связанных с анализом тактового дерева при проектирования электронных схем. Лабораторное задание включает в себя практическое выполнение всех его пунктов.

1.3. Используемое оборудование

Для выполнения лабораторной работы используются программно-аппаратные средства: ПЭВМ класса Pentium стандартной конфигурации, цветной монитор с графическим адаптером SVGA и выше, объем оперативной памяти не ниже 1024 Мб, принтер, ОС Windows XP и выше.

2. Домашнее задание и методические указания по его выполнению

По методическому руководству с теоретической частью лабораторной работы.

3. Теоретическая часть Анализ тактового дерева.

Синхросигналы в сверх субмикронных интегральных схемах и генераторы синхросигналов для них, должны разрабатываться с высокой точностью для достижения оптимальной производительности. Плохо разработанная синхронизация может стоить компании миллионы долларов прибыли. Попросту говоря, чем выше частота синхронизации, тем больше денег заработает компания.

Разработка синхронизации или тактового дерева – это непрерывный компромисс между временем разработки, энергопотреблением, тактовой частотой, разбросом задержек тактового сигнала и производительностью. Чем менее предсказуемыми будут эти показатели, тем больше придется усложнять схему для обеспечения требуемой тактовой частоты, а также больше опасность появления в схеме ошибок, обусловленных внутренним падением напряжения, помехозащищенностью сигналов или электромиграцией.

Разработка генераторов синхросигналов тесно взаимосвязана с различными базовыми компонентами: используемых схемных библиотек, топологией, временной верификацией, и с сеткой критических путей.

Особенности влияния синхросигналов на работу схемы:

• Защелки и триггеры зависят от разработанной синхронизации

• В зависимости от того, как спроектированы защелки и синхронизация, возможно придется вставить минимальную задержку для проверки пути.

• Раннее поступление сигнала данных может приводить к ошибкам в функционировании схемы. Но при другом виде синхронизации, такая ситуация может и не наступить, и проверять путь не надо.

• Существуют взаимозависимости между тем, как спроектирована синхронизация, какие проверки необходимо провести и какие ограничения должны быть верифицированы.

• Средство разработки топологии взаимодействует со средством разработки синхронизации.

• Например, большая память не нуждается в синхронизации, но информационные каналы сильно зависят от неё. То, как спроектирован синхросигнал, который будет подан ко всем элементам, которым нужна синхронизация, зависит от их расположения и нагрузки оказываемой ими на генератор синхросигнала.

• Добавление возможности сканирования в микросхему влияет на синхронизацию, потому что сканирование может вызывать проблемы с временами задержки.

• Нарушения времени удержания могут быть фатальными и снижение частоты не решит эту проблему.

• Разброс задержек (срез/крутизна среза) тактового сигнала непосредственно увеличивает минимальное время цикла.

Целями проектирования при разработке синхронизации является:

• Обеспечение рабочих характеристик

• Минимизация рисков

• Максимизация выгоды

Эти цели кажутся довольно простыми, но, исторически, разработчики достигали их только с помощью многократного сверхпроектирования синхронизации. Разработчики микропроцессоров использовали такую технику: они разрабатывали синхронизацию с огромным запасом для того, чтобы быть уверенными в обеспечении как небольших задержек, так и малой величины разброса задержек тактового сигнала. Но мощность, потребляемая такими схемами, могла привести к неработоспособности всего чипа в целом. При любом подходе необходимо идти на компромисс между рабочими характеристиками генератора и выгодой компании.

В функции синхросигнала входит: синхронизация защёлок и триггеров, а так же синхронизирование входных/выходных данных с внутренними операциями. Синхросигнал и критические пути взаимосвязаны. Величина времени для задержки в критическом пути вторична, она зависит от спроектированной синхронизации, и если она спроектирована не достаточно хорошо, то эта величина может быть неудовлетворительной.

Рис. 1. Взаимодействие критического пути и разброса задержек тактового сигнала

  Полный цикл синхронизации состоит из среза (разброса задержек тактового сигнала), времени поступления сигнала на выход (время срабатывания), задержки критического пути, небольшого запаса и времени предустановки. Разброс задержек может добавить новые проблемы в предыдущее выражение. Например, если он слишком велик, то может возникнуть нарушение времени удержания сигнала.

Рис. 2. Сбои во времени удержания сигнала зависят от частоты

  Увеличение количества транзисторов в одной микросхеме служит толчком к уменьшению времени цикла, но чем больше транзисторов в цепочке, тем большие задержки накапливаются в соединениях. Средства верификации, которые использовались в прошлом, сфокусированы на задержках отдельных вентилей и не принимают во внимание задержки соединений.

Стратегия физической верификации, известная как «верификация межсоединений», обязательна для выявления и локализации места ошибки в субмикронной технологии. Верификация межсоединений состоит из учёта всех паразитических ёмкостей в комбинации с физическим анализом проекта. Для обеспечения точности, которую требуют современные технологии, точный анализ паразитных ёмкостей необходим. В зависимости от частоты и от стиля проекта RC-анализ может быть достаточным. Однако, на больших частотах, может понадобиться принимать во внимание и индуктивный эффект. Использование данных, анализа и визуализации таких явлений, как внутреннее падение напряжения, помехозащищенность сигналов, временные соотношения и электромиграция выявляются ранее неопределенные проблемы. Сильное внутреннее падение напряжения влияет на разброс задержек тактового сигнала и на неустойчивость в синхронизации. Например, 5% прирост внутреннего падения напряжения может увеличить задержку фронта на 5-15%.

Генераторы синхросигналов разрабатываются автоматически с использованием синтеза или вручную. Многие разработчики используют гибридный подход. Таблица показывает преимущества и недостатки каждого подхода.

Ручное проектирование против синтеза (автоматического проектирования)

Синтез	Ручное проектирование
Высокая скорость	Высокая эффективность
Автоматическая проверка	Ручная проверка
Математическое моделирование	Экспертное оценивание

Так же, при автоматической проверке, во время синтеза генератора для вычисления задержек в проводах делается много допущений, что не очень надежно.

 Цель верификации тактового дерева состоит в устранении неопределенностей в поведении синхросигнала во время работы и обеспечение возможности для достижения максимальной полезности. Чем более предсказуем синхросигнал, тем больше уверенности в том, что он будет работать. Глубокие субмикронные процессы нуждаются в точных и надежных средствах и методах физической верификации.

Проблемы, которые увеличивают нестабильность синхросигналов:

• Отклонения от номинала

• Точность представления

• Точность анализа

Ниже приводятся семь шагов проектирования синхронизации проекта и их составные части.

1  Проектирование (выбор) генератора синхросигнала. Выбор схемы генератора синхросигнала будет диктоваться используемыми элементами из двух:

• Одиночная или многофазная синхронизация

• Индивидуальное распространение или общий синхросигнал

2  Идентификация источников синхросигнала: внешние, внутренние или сканирование.

3  Оценка видов реализации триггеров/защелок, принимая во внимание следующее:

• Компромисс между временем установа/удержания/ срабатывания

• Компромисс между площадью/энергопотреблением/ рабочими характеристиками

• Наличие сканирования

• Положительный фронт против отрицательного фронта

• Нагрузка на каждый триггер

• Постоянная нагрузка

• Общее количество триггеров

• Другие источники нагрузки/особой нагрузки

• Общая конечная нагрузка на генератор синхросигнала

4  Моделирование инверторов и буферов, принимая во внимание следующее:

• Мощность источника и нагрузка

• Передаточные характеристики

• Взаимодействие внутренних падений напряжений

• Размеры элементов длина/ширина, эффекты резонанса, температурные эффекты

• Последовательность схемного расположения элементов

• Последовательность физического расположения элементов и окружения

Все формирователи тактовых импульсов должны быть ориентированы одинаково, для упрощения процесса минимизации влияния длины пути.

5  Анализ соединений, принимая во внимание следующее:

• Анализ повторителей

• Расположение каскадов усиления синхросигнала

• Тест размещения, ширины, расстояния между элементами, слои, экранирование и плотность соседних слоёв

• Внешние эффекты и возможности их устранения

• Изменчивость сопротивлений переходных отверстий

6  Выбор топологии, принимая во внимание следующее:

• Вид нагрузки (статическая или динамическая)

• Средства моделирования

• Ручное и автоматическое проектирование

7  Верификация проекта, принимая во внимание следующее:

• Возможности средств проектирования

• Ограничения средств проектирования

• Тестирование различных блоков и разрядную верификацию

• Предварительная обработка данных

• Представление данных

Влияние дестабилизирующих факторов на быстродействие цифровых микросхем

Существующие САПР позволяют оценить работоспособность схемы при нормальных и граничных условиях эксплуатации (повышенная температура в сочетании с минимальным напряжением питания и током КМОП-транзисторов, пониженная температура в сочетании с максимальным напряжением питания и током транзисторов). Средства для статистического расчета динамических параметров пока находятся в стадии разработки. Чтобы обеспечить надежное функционирование с учетом воздействия импульсных помех и технологического разброса параметров, разработчики вынуждены понижать быстродействие цифровых микросхем таким образом, чтобы разброс выходных динамических параметров не повлиял на работоспособность системы.

Для проектов с технологическими нормами больше 0,25 мкм, включающих до миллиона элементов, влияние дестабилизирующих факторов на выходные параметры цифровых микросхем можно не учитывать. Однако для микросхем с размерами 180 нм и менее отклонения динамических параметров от расчетных величин очень заметны и возрастают с увеличением степени интеграции.

Максимальные значения импульсных помех в цепях питания достигают десятков процентов. Наибольшую амплитуду имеют составляющие с частотами 30–300 МГц. Именно такие частоты наиболее часто применяются для общей синхронизации кристаллов. На точность расчета динамических параметров влияет и точность расчета задержек в проводниках. Для микросхем с минимальными размерами элементов 0,25 мкм и более в большинстве случаев достаточно учитывать только емкости проводников. При размерах 180 нм и менее необходимо учитывать влияние сопротивлений линий связи. А после 90 нм еще и индуктивность.

При использовании полной модели блока с паразитными резисторами и индукторами многократно возрастает время расчетов. Переход к упрощенной модели сопровождается увеличением погрешности вычислений.

Предварительную оценку влияния дестабилизирующих факторов на быстродействие цифровых микросхем можно выполнить на основе аналитических расчетов с использованием результатов измерений тестовых кристаллов и завершенных проектов. Оценим тактовую частоту цифрового автомата без учета дестабилизирующих факторов. Число логических элементов в блоке – около 60 тысяч. Число триггеров в регистрах состояний – около пяти тысяч. Дерево распределения синхросигнала включает 100 буферов, объединенных в четыре яруса. Максимальная логическая глубина комбинационных блоков (L) – пятнадцать вентилей.

Традиционная методика расчетов дает следующие результаты. Средняя задержка логического вентиля – 40 пс. Средняя задержка буфера синхронизации – 100 пс. Фронты синхросигналов – 85 пс. Расхождение фронтов синхросигналов на входах всех триггеров – ±50 пс. Минимальные значения времен установки и удержания данных на входах триггеров включают расчетное расхождение фронтов плюс величину фронта синхросигнала – 135 пс. Минимальный период тактового сигнала равен сумме времени установки данных и времени максимальной задержки данных в комбинационной цепи – 735 пс. Минимальная задержка сигнала в комбинационной цепи не должна быть меньше времени удержания – 135 пс. Расчетная максимальная частота синхросигнала не должна превышать 1380 МГц.

Рис.3. Временная диаграмма работы цифрового автомата:

Тсинхр – период синхросигнала; Туст – интервал предварительной установки данных на входах регистров состояний; Туд – интервал удержания данных на входах регистров состояний; tз.мин – минимальная расчетная задержка в комбинационных цепях; tз.макс – максимальная расчетная задержка в комбинационных цепях

Оценим влияние дестабилизирующих факторов. Помехи в цепях питания генерируются при переключении большого числа логических элементов в комбинационных блоках. Переключения буферов в цепях синхронизации обычно происходят в те промежутки времени, когда комбинационные блоки не переключаются и не потребляют ток от источника питания. Так как число буферов в цепях синхронизации – около 1% от общего числа вентилей, то и ток потребления в процессе распределения синхросигнала составляет несколько процентов от максимального. В расчетах следует учитывать влияние внутренних помех только на комбинационные блоки. Помехи в цепях питания, подложке и сигнальных проводниках действуют синхронно, поэтому их воздействия на задержку сигнала складываются. При измерениях невозможно разделить составляющие помех. Измерения комплексного воздействия помех на кольцевые генераторы в тестовых кристаллах дают увеличение задержки вентиля – 10–15%.

Точность расчета задержек логических элементов определяется с помощью методов учета паразитных емкостей и сопротивлений проводников. Функционально-логическое моделирование цифровых блоков учитывает только увеличение задержки вентиля как функцию его нагрузочной емкости и длины проводника. Индуктивность проводников учитывается только косвенно через длину проводника. Ошибки в расчетах задержек логических элементов имеют статистический характер. Оценки ошибок, связанных с точностью расчетов задержек, дают величину среднеквадратичного отклонения не менее 3% от значения задержки.

Технологический разброс параметров влияет на суммарное расхождение фронтов данных и синхросигналов.

Амплитуда помех в цепи питания составляет в среднем 10–15% от напряжения питания. Основная мощность помех приходится на диапазон частот ниже частоты синхросигнала. То есть напряжение питания понижается одновременно на всех логических элементах. Так как выходная проводимость транзисторов квадратично зависит от напряжения питания, а напряжение переключения вентилей линейно, то величина задержки в первом приближении обратно пропорциональна напряжению питания. Помехи в подложке по абсолютной величине имеют примерно такую же величину, что и помехи по питанию. Однако их влияние на задержки логических элементов на порядок меньше, поэтому они не учитываются.

Времена установки и удержания должны быть увеличены на величину, зависящую от числа логических цепей.

Кроме случайных отклонений задержек необходимо учесть помехи в цепях питания, которые приводят к увеличению задержки. Влияние этих помех на задержку тактового сигнала можно не учитывать, поскольку переключения цепей синхронизации происходят в промежутки времени с наименьшей активностью схемы. Комбинационные цепи переключаются в промежутки времени с наибольшей активностью, и задержки логических цепей могут увеличиваться. Величину увеличения задержки можно принять пропорциональной уровню помех по питанию, т.е. 15% от номинальной задержки логической цепи.

Наибольший вклад в снижение быстродействия блока вносят факторы статистического разброса задержек логических элементов. Их влияние на быстродействие цифровой микросхемы возрастает с увеличением числа элементов и уменьшением их минимальных размеров.

Методологии проектирования

В англоязычной литературе, посвященной вопросам проектирования электронной аппаратуры с учетом возможностей производства, используются два термина: "Design for manufacturability" (DFM) и "Design for yield" (DFY). Термин DFM относится к методологии проектирования, предусматривающей комплексную оптимизацию архитектуры, схемотехники и конструкции микросхемы при проектировании "сверху-вниз". Методология DFM базируется на использовании статистически характеризованных параметров элементов, обеспечивающих гарантированное достижение выходных параметров изделий. Методология DFY предусматривает оптимизацию физических структур на основе статистического характера распределения параметров, учета возможности конкретного технологического процесса, процедуры моделирования параметров физических структур. В некотором смысле методологию DFY можно рассматривать как развитие базы данных для проектирования "снизу-вверх". Процедуры DFM и DFY часто совпадают по содержанию и используемым данным, но их цели несколько различаются.

Процесс проектирования нанометровых микросхем должен учитывать статистические характеристики параметров элементов, возможности их коррекции, требования по оптимизации конструкции, возможности энергосбережения и снижения уровня помех. Все эти вопросы невозможно разрешить в отрыве от характеристик конкретного технологического процесса. Основная концепция методологии DFM – отказ от технических решений, унифицированных для различных техпроцессов. Целью оптимизации технического решения должно стать достижение оптимального варианта с учетом возможностей конкретного техпроцесса.

Методология DFY в своей основе экономическая. Нанометровые технологии создают новую систему технических и экономических ограничений.

Внедрение новых методологий проектирования требует новых средств САПР и новых правил описания технологии. Полнота технической документации, характеризующей возможности технологического процесса, теперь должна оцениваться с точки зрения реализации проектирования в соответствии с принципами DFM и DFY. Эти технологии еще в процессе становления, однако уже сейчас очевидно, что реализация принципов DFM и DFY – одно из основных направлений развития в области проектирования СБИС в ближайшие годы.

Процедуры создания схем в редакторе Design Entry HDL

Для ввода схемы необходимо выполнить следующие шаги:

1. Создать проект.

2. Запустить Design Entry HDL.

3. Создать страницу проекта.

4. Добавить границы страницы.

5. Добавить компоненты схемы, используя браузер компонентов.

6. Соединить компоненты.

7. Назначить имена соединениям.

8. Добавить свойства.

9. Добавить порты.

10. Сохранить проект.

1. При использовании Project Manager создается файл (<имя проекта>.cpm), который хранит пути к местным библиотекам (проект библиотеки), имя проекта (корневой проект), таблицы частей (файлы отображающие логические компоненты), оснастите инструментами настройки (значения по умолчанию), глобальные настройки, имена каталогов представления, и другие настройки для работы.

2. В результате создания проекта в заголовке окна Design Entry HDL появляется строка, содержащая следующую информацию: [<библиотека>] ячейка [.просмотр] [.версия] [.страница].Имя ячейки - единственная заданная часть имени проекта.

3. Создание страницы проекта производится командой New.

4. Добавление границ – Page_Borders (окно Standart). При этом Cell Name описывает намеченную функцию рисунка. Schematic drawings имеет расширение по умолчанию SCH. Symbol drawings должно иметь расширение SYM. Это графическое представление библиотечного компонента. Для добавления границ

1) Выберите Component – Add.

2) Щелкните Browse Libraries.

3) В поле Library выберите библиотеку standard.

4) В области прокрутки выберите границу для своего рисунка.

5) Нажмите OK в появившемся окне сообщения

6) Поместите границу на главную страницу.

7) Добавьте текст описания в нижний правый угол границы.

5. Component Browser - позволяет выполнить следующие задачи:

- Поиск компонентов проекта

- Обзор компонентов

- Просмотр подробных данных о компонентах включая их обозначения и место расположения

- Добавление и замена компонентов

Для подключения компонентов библиотеки выберите библиотеку в поле списка Available_Libraries, и добавьте ее в ячейки в поле Project_Libraries.

Рис.4. Окно выбора библиотек

1. Для добавления компонентов выберите, Component – Add, выберите необходимый компонент и нажмите кнопку Add. Переведя маркер на страницу редактирования установите компонент в требуемое место. Для удобства расположения можно использовать кнопки масштабирования.

Рис.5. Панель навигации

Для замены компонентов схемы используется команда Component – Replace.

2. Соединение компонентов возможно двумя способами Wire – Draw - вручную или автоматически Wire – Route с использованием маршрута. В любом случае указывается начальный и конечный соединяемые контакты компонентов.

3. Назначение имен соединений производится выбором команды Wire – Signal Name, введением одного или нескольких обозначений сигнала в появившемся окне и выбором соединения на схеме.

Обозначения сигналов должны выполнять следующие соглашения:

1) Имена должны начинаться с буквы.

2) Имена не могут быть ключевыми словами VHDL и Verilog.

3) Имена не чувствительны к регистру.

8. Добавление свойств осуществляется выбором Text – Property

Рис.6. Окно свойств

После нажатия кнопки Ok необходимо выбрать объект на схеме, которому назначается свойство.

9. Добавление портов необходимо для оформления входов-выходов схемы. В библиотеки Standart есть следующий обозначения портов:

• INPORT (ввод)

• IOPORT (реверсивный: ввод - вывод)

• BUFPORT (используется только для VHDL)

• OUTПОРТ (вывод)

• LNKPORT (используется только для VHDL)

• AOUTPORT (для вычисляемых присвоений)

Для установки и соединения порта используются следующие действия:

1) Выбрать Component – Add.

2) Выбрать библиотеку Standard.

3) Выбрать обозначение порта в списке компонентов.

4) Щелкнуть указателем на схеме для расположения обозначения местоположения вводимого порта.

5) Закрыть Component Browser.

6) Соединить порт с требуемой цепью

7) Присвоить имя цепи

8) Определить тип логики VHDL и тип логики Verilog порта.

Для установки инициирующего значения в формате VHDL:

1. Выбрать Text – Attributes.

2. Щелкнуть на выбираемой цепи, при этом появится окно Attributes.

Рис.7. Окно атрибутов

3. Щелкнуть Add.

4. Выбрать VHDL_INIT в ячейке Name для появившейся новой строки.

5. В ячейке Value выбрать начальное значение сигнала (0, 1, L, or H) .Если сигнал является вектором, то необходимо указать все его биты.

6. Щелкнуть OK для сохранения изменений и закрытия окна Attributes .

Примечание: SIG_NAME должно существовать прежде, чем будет назначено свойство VHDL_INIT. Для указания другого имени для сигнала используется обозначение ALIAS (ПСЕВДОНИМ) в стандартной библиотеке.

В случае смешанных сигналов основной из них обозначают добавлением суффикса \BASE к обозначению сигнала. Использование глобальный сигнал в описании схемы обозначается добавлением суффикса \G к обозначению сигнала. В случае неполного именования цепей в описании схемы они автоматически преобразуются имена UNNAMED_n, где n уникальный номер. Сигнальные каскады позволяют объединять группу сигналов, портов, или сигнальных псевдонимов в одиночную цепь. Можно затем направить эту группу сигналов к портам с одновходовой цепью.

Для объединения сигналов в группу сначала подключают цепи разделяя их двоеточием (:).

Если выбрана опция Multi-format Vectors во вкладке General можно также использовать запятую (,) или амперсанд (&) для соединения двух сигналов. В других случаях амперсанды и запятые не имеют никакого особого значения в обозначении сигнала.

В случае графического объединения сигналов используется компонент Concat. Для объединения нескольких сигналов в один используется компонент Merge.

10. Сохранение проекта осуществляется следующими процедурами:

1) Выбрать в меню File – Save As.

2) Указать в появившемся окне новое имя файла и его тип.

3) НажатьSave.

При записи к имени проекта автоматически добавляется .SCH.1.1