3.3.5. Элементы памяти, тактируемые фронтом синхросигнала

В микропроцессорных БИС наиболее употребляемой структурой элементов памяти, тактируемых фронтом синхросигнала, является структура типа MS (master/slave – ведущий/ведомый). В дальнейшем эти триггеры будем называть двухтактными. Эта структура предполагает последовательное соединение двух D-триггеров, тактируемых уровнем. При этом фаза тактирования первого триггера (ведущего M) противоположна фазе тактирования второго (ведомого S).

На рис.3.29 показана базовая схема D-триггера по КМОП-технологии, тактируемого срезом фронта синхросигнала. На рис.3.30 представлены режимы работы D-триггера. При высоком уровне синхросигнала CLK=1 происходит загрузка ведущего триггера (триггер прозрачен, информация с входа D передается на выход M), при этом ведомый находится в режиме хранения, сохраняя предыдущее значение на выходе Q (рис.3.30, а) и отключен от ведущего. При CLK=0 (при достижении срезом фронта синхроимпульса уровня менее 50 % от напряжения питания) ведущий триггер отключается от информационного входа D и переходит в режим хранения, а ведомый, в режим загрузки, т.е. передает значение сигнала M на выходе ведущего на выход Q (рис.3.30, б). На рис.3.30, в показаны временные диаграммы работы.

Рис.3.29. Схема статического D-триггера, тактируемого срезом фронта синхросигнала

Два интервала времени (время установки сигнала) и (время удержания сигнала) образуют окно принятия решения. На этом отрезке времени триггер берет выборку сигнала на входе данных и решает, нужно ему изменять выходной сигнал или нет. Если асинхронный информационный сигнал D на входе триггера изменяется за пределами этого окна, то гарантируется его переход в одно из устойчивых состояний, не позднее времени (нормальная задержка распространения информационного сигнала от входа до выхода Q триггера, отсчитывается по переднему фронту синхроимпульса CLK, иногда обозначают ). Если информационный сигнал D меняется в пределах этого окна, может возникнуть метастабильность.

Рис.3.30. Режимы работы D-триггера, тактируемого срезом фронта синхросигнала: а) загрузка ведущего; б) загрузка ведомого; временные диаграммы работы

3. Схемотехника входных и буферных ячеек кмоп бис

Базовый принцип защиты ИС от воздействия электростатических разрядов (ЭСР) показан на рис.3.31. При ЭСР срабатывает двуполярный ключ SA1, и ток разряда отводится на шину питания или земли. Кроме того, часть заряда рассеивается на резисторе R. Идеальная защита достигается, если сопротивление ключа во включенном состоянии и время его включения равны нулю. В ИС в качестве таких шунтов применяются различные элементы: диоды, транзисторы или более сложные схемы.

Важное требование к защитным структурам - не ухудшать параметры защищаемой ИС. Кроме того, они должны иметь небольшую площадь; эффективно ограничивать напряжение разряда, подаваемого на схему; шунтировать напряжение и токи перегрузки, возникающие при ЭСР; иметь максимально быстрое время срабатывания и вносить минимальное время задержки в нормальную работу ИС.

Рис.3.31. Базовый принцип защиты ИС от воздействия ЭСР

В ИС с МОП-транзисторами для защиты от пробоя подзатворного диэлектрика входных транзисторов в простейшем случае используются защитные диоды (рис.3.31). Для улучшения защитного действия таких схем применяют дополнительные МОП-транзисторы, резисторы и диоды.

Рис.3.32. Защитные диоды входных буферов на КМОП-транзисторах

На рис.3.32 показаны наиболее популярные встроенные схемы защиты цифровых КМОП ИС от ЭСР: диодная (а) и на КМОП-транзисторах (б)

Рис.3.33. Наиболее популярные схемы защиты от ЭСР: диодная (а) и на КМОП-транзисторах (б)

Буферные ячейки КМОП БИС предназначены для организации электрического и временного взаимодействия ядра БИС с внешней средой. При соблюдении соответствующих правил соединения внутренних и буферных ячеек обеспечивают соответствующие уровни выходных логических сигналов, нагрузочные способности, времена задержек выходных сигналов и длительности их фронтов и т.д. Часто буферные элементы организуются как двунаправленные с целью формирования двунаправленных входов-выходов БИС. Схемотехника типичного двунаправленного буферного элемента представлена на рис.3.34. За счет специальных средств управления входами N и P схемы представляется возможным независимо от ядра логической схемы устанавливать на внешних выводах произвольные логические состояния 0, 1 и H.

Для буферных элементов площадь p-канального транзистора VT2 больше площади n-канального транзистора VT1, так как при . Стоки транзисторов через элементы D1 и D2 соединены с контактной площадкой.

На практике входные и выходные периферийные ячейки объединяют в магистральную ячейку. Электрическая схема магистральной ячейки показана на рис.3.35. В ячейке имеются мощные транзисторы VT1 и VT2 для поддержки функции “выход”, а также диодно-резисторная сборка (VD1, VD2, R), обеспечивающая электростатическую защиту при работе с магистралью (функция “вход”). Таким образом, магистральная ячейка выполняет функцию “вход/выход”. S - контактная площадка.

Рис.3.34. Построение двунаправленной периферийной ячейки (а) и ее обозначение на логическом уровне (б)

Рис.3.35. Электрическая схема магистральной ячейки

В диодно-резисторной сборке (VD1, VD2, R) диод VD2 является самостоятельным элементом конструкции, а диод VD1 составляет единое целое с резистором R. Мощные транзисторы VT1 и VT2, реализующие функцию “выход” при работе на магистраль, формируются путем параллельного включения p-МОП (VT1) и n-МОП (VT2) транзисторов, что обеспечивает набор эффективной ширины каналов. Четыре параллельно включенные p-МОП транзистора дают ширину около 400 мкм, в то время как типичная ширина канала ядра ячейки может составлять величину 7 мкм.