638_Nosov_V.I._RRL_STSI_Osnovy_TSPS__i_postroenija_RRL_

71

Четверичные ЦСП. Четверичные ЦСП—системы передачи, объединяющие четыре третичных потока со скоростью 34368 кбит/с в четверичный – 139264 кбит/с, т. е. позволяющие создавать пучки каналов ТЧ емкостью 480·4=1920. Линейный сигнал ИКМ-1920 разделяется на циклы, следующие с частотой 64 кГц (ТЦ = 15,625 мкс). Цикл, в свою очередь подразделяется на четыре субцикла (рис. 1.38) и содержит 2176 позиций, из которых 2148 ± 4 являются информационными.

В настоящее время, согласно рекомендациям МСЭ при организации в мультиплексорах цифровых потоков Е2, Е3 и Е4, принято одностороннее положительное согласование скоростей.

1.9.3 Структура циклов потоков Е2, Е3 и Е4 с односторонним согласованием скоростей

Цикловая структура потока Е2 с односторонним согласованием ско-

ростей приведена в таблице 1.6. Каждый цикл потока Е2 состоит из 848 бит, разделенных на четыре набора по 212 битов в каждом [6].

Таблица 1.6 Цикловая структура потока Е2

FAS = 1111010000. Для выравнивания скоростей мультиплексируемых потоков Е1 используются биты согласования скоростей (биты стаффинга) JB (Justifications Bit), которые могут быть служебными (им может быть дан запрет на считывание при наличии положительного согласования скоростей) или информационными (они считывают информационные биты соответствующего потока Е1).

72

Для индикации того, что данный бит JB является информационным или служебным, используются биты управления согласованием скоростей (управления стаффингом) JC (Justifications Control). Еще одно название этих бит - команда согласования скоростей. Например, если значения JCi равны нулю (или 2 элемента из 3 нулевые) в трех наборах (в столбце), то на позиции JBi передается информационный бит Ti. Если же значения JCi равны единице (или 2 элемента из 3 единичные) в трех наборах (в столбце), то бит JBi считается битом выравнивания/стаффинга и ему запрещается считывание информационного бита соответствующего входного цифрового потока Е1и при этом происходит сдвиг на один бит вперед этого цифрового потока.

Цикл передачи потока Е2 составляет ТЦ = 100,378 мкс, при этом частота следования циклов составляет FЦ = 9,962 кГц. Наличие в цикле одного бита для положительного согласования скоростей каждого из четырех мультиплексируемых потоков Е1 при общей скорости потока Е2 8448 кбит/с позволяет проводить выравнивание (согласование) скоростей отдельных цифровых потоков в пределах 9,962 кбит/с, что вполне достаточно для заданного отклонения скорости передачи потока Е1 В/В0 = ±50·10-6.

Как видно из таблицы 1.6, за сигналом FAS передаются два бита, используемые для процедур передачи сигналов о неисправностях. Бит RАI используется для передачи информации о существенной неисправности, например, сигнал потери циклового синхронизма LOF (Loss Of Frame). Бит S-BIT стандартизован для национального использования и используется для передачи информации о несущественных неисправностях. Примером передачи этого сигнала является сигнал, который генерируется в случае увеличения коэффициента ошибок выше порога 10-6.

Цикловая структура потока Е3 с односторонним согласованием ско-

ростей приведена в таблице 1.7. Каждый цикл потока Е3 состоит из 1536 бит, разделенных на четыре набора по 384 бита в каждом.

Таблица 1.7 Цикловая структура потока Е3

В таблице 1.7 приняты следующие обозначения:

1111010000 – FAS (Frame Alignment signal), сигнал цикловой син-

хронизации;

RAI – индикатор неисправности на удаленном конце; S-BIT – резервный бит для национального использования;

Т1, Т2, Т3, Т4 – биты от потоков Е2 1, 2, 3 и 4 соответственно;

JC1, JC2, JC3, JC4 – биты управления выравниванием (согласовани-

73

ем) скоростей для потоков Е2 1, 2, 3 и 4 соответственно;

JB1, JB2, JB3, JB4 - биты для осуществления положительного согласования скоростей для потоков Е2 1, 2, 3 и 4 соответственно.

Циклы потока Е3 отделяются друг от друга сигналом цикловой синхронизации FAS = 1111010000. Для выравнивания скоростей мультиплексируемых потоков Е2 используются биты согласования скоростей (биты стаффинга) JB (Justifications Bit), которые могут быть служебными (им может быть дан запрет на считывание при наличии положительного согласования скоростей) или информационными (они считывают информационные биты соответствующего потока Е2).

Для индикации того, что данный бит JB является информационным или служебным, используются биты управления согласованием скоростей (управления стаффингом) JC (Justifications Control). Еще одно название этих бит - команда согласования скоростей. Например, если значения JCi равны нулю (или 2 элемента из 3 нулевые) в трех наборах (в столбце), то на позиции JBi передается информационный бит Ti. Если же значения JCi равны единице (или 2 элемента из 3 единичные) в трех наборах (в столбце), то бит JBi считается битом выравнивания/стаффинга и ему запрещается считывание информационного бита соответствующего входного цифрового потока Е2 и при этом происходит сдвиг на один бит вперед этого цифрового потока.

Цикл передачи потока Е3 составляет ТЦ = 44,69 мкс, при этом частота следования циклов составляет FЦ = 22,376 кГц. Наличие в цикле одного бита для положительного согласования скоростей каждого из четырех мультиплексируемых потоков Е2 при общей скорости потока Е3 34368 кбит/с позволяет проводить выравнивание (согласование) скоростей отдельных цифровых потоков в пределах 22,376 кбит/с, что вполне достаточно для заданного отклонения скорости передачи потока Е2 В/В0 = ±30·10-6.

Как видно из таблицы 1.7, за сигналом FAS передаются два бита, используемые для процедур передачи сигналов о неисправностях. Бит RАI используется для передачи информации о существенной неисправности, например, сигнал потери циклового синхронизма LOF (Loss Of Frame). Бит S-BIT стандартизован для национального использования и используется для передачи информации о несущественных неисправностях. Примером передачи этого сигнала является сигнал, который генерируется в случае увеличения коэффициента ошибок выше порога 10-6.

Цикловая структура потока Е4 с односторонним согласованием ско-

ростей приведена в таблице 1.8. Каждый цикл потока Е4 состоит из 2928 бит, разделенных на шесть наборов по 488 битов в каждом.

Таблица 1.8 Цикловая структура потока Е4

74

Продолжение таблицы 1.8

В таблице 1.7 приняты следующие обозначения:

111110100000 – FAS (Frame Alignment signal), сигнал цикловой синхронизации, состоящий из 12 бит;

RAI – индикатор неисправности на удаленном конце;

S-BIT – дополнительные биты для национального использования; Т1, Т2, Т3, Т4 – биты от потоков Е3 1, 2, 3 и 4 соответственно;

JC1, JC2, JC3, JC4 – биты управления согласованием скоростей для потоков Е3 1, 2, 3 и 4 соответственно;

JB1, JB2, JB3, JB4 - биты для осуществления положительного согласования скоростей для потоков Е3 1, 2, 3 и 4 соответственно.

Циклы потока Е4 отделяются друг от друга сигналом цикловой синхронизации FAS = 111110100000. Для выравнивания скоростей мультиплексируемых потоков Е3 используются биты согласования скоростей (биты стаффинга) JB (Justifications Bit), которые могут быть служебными (им может быть дан запрет на считывание при наличии положительного согласования скоростей) или информационными (они считывают информационные биты соответствующего потока Е3).

Для индикации того, что данный бит JB является информационным или служебным, используются биты управления согласованием скоростей (управления стаффингом) JC (Justifications Control). Еще одно название этих бит - команда согласования скоростей. Например, если значения JCi равны нулю (или 3 элемента из 5 нулевые) в пяти наборах (в столбце), то на позиции JBi передается информационный бит Ti. Если же значения JCi равны единице (или 3 элемента из 5 единичные) в пяти наборах (в столбце), то бит JBi считается битом выравнивания/стаффинга и ему запрещается считывание информационного бита соответствующего входного цифрового потока Е3 и при этом происходит сдвиг на один бит вперед этого цифрового потока.

Цикл передачи потока Е4 составляет ТЦ = 21 мкс, при этом частота следования циклов составляет FЦ = 47,619 кГц. Наличие в цикле одного бита для положительного согласования скоростей каждого из четырех мультиплексируемых потоков Е3 при общей скорости потока Е4 139264 кбит/с позволяет проводить выравнивание (согласование) скоростей отдельных цифровых потоков в пределах 47,619 кбит/с, что вполне достаточно для заданного отклонения скорости передачи потока Е3 В/В0 = ±20·10-6.

Как видно из таблицы 1.6, за сигналом FAS передаются два бита, используемые для процедур передачи сигналов о неисправностях. Бит RАI использу-

75

ется для передачи информации о существенной неисправности, например, сигнал потери циклового синхронизма LOF (Loss Of Frame). Бит S-BIT стандартизован для национального использования и используется для передачи информации о несущественных неисправностях. Примером передачи этого сигнала является сигнал, который генерируется в случае увеличения коэффициента ошибок выше порога 10-6.

Плезиохронные цифровые иерархии в настоящее время используются для транспортировки ячеек ATM, виртуальных контейнеров синхронной цифровой иерархии SDH.

Количество разговорных каналов в стандартных потоках ПЦИ можно увеличить, если использовать современные методы сжатия речевого сигнала и за счет этого снизить скорость передачи относительно стандартного канала ОЦК 64 кбит/с. Например, использование адаптивной дифференциальной ИКМ (АДИКМ) позволяет уменьшить скорость цифрового потока с 64 кбит/с до 32 кбит/с, что позволит передавать в потоках Т1 или Е1 уже 48 или 60 телефонных каналов, соответственно. Развитие современной техники сжатия речевого сигнала позволяет снижать скорость до 16, 8 кбит/с, а с использованием техники кодирования речи с линейным предсказанием и до 5,3 кбит/с.

В таблице 1.9 приведены параметры плезиохронных мультиплексоров, выпускаемых фирмой Nokia (Финляндия)

Таблица 1.9 Характеристики плезиохронных мультиплексоров

Сокращения принятые в таблице 1.9:

ВОК – волоконно-оптический кабель; КК - коаксиальный кабель; РРЛ – радиорелейная линия.

76

2 ОСНОВЫ ПОСТРОЕНИЯ ЦИФРОВЫХ СИСТЕМ ПЕРЕДАЧИ СИНХРОННОЙ ЦИФРОВОЙ ИЕРАРХИИ

2.1Недостатки ЦСП ПЦИ

Вмире действуют три ПЦИ, которые были разработаны в начале 80-х годов [5,6,7]. В первой из них, принятой в США и Канаде, в качестве скорости сигнала первичного цифрового потока ПЦП (DS1) была выбрана скорость 1544

кбит/с (фактически Nинф = 24). Во второй, принятой в Японии, использовалась та же скорость, что и для DS1. В третьей, принятой в Европе и Южной Амери-

ке, в качестве первичной была выбрана скорость 2048 кбит/с (N = 32) рис. 2.1.

Рисунок 2.1 Схемы мультиплексирования в японской (ЯС), американской (АС) и европейской (ЕС) цифровых иерархиях

Первая иерархия (АС), порожденная скоростью 1544 кбит/с, давала последовательность DS1 – DS2 – DS3 – DS4 (Т1 – Т2 – Т3) или последовательность вида: 1544 – 6312 – 44736 – 274176 кбит/с (часто цитируется ряд приближенных величин 1.5 – 6 – 45 – 274 Мбит/с), Указанная иерархия позволяет передавать соответственно 24, 96, 672 и 4032 каналов.

Вторая иерархия (ЯС), порожденная скоростью 1544 кбит/с, давала последовательность DS1 – DS2 – DSJ3 – DSJ4 или последовательность 1544 – 6312 – 32064 – 97728 кбит/с (ряд приближенных величин составляет 1.5 – 6 – 32

– 98 Мбит/с). Указанная иерархия позволяет передавать соответственно 24, 96, 480 и 1440 каналов.

Третья иерархия (ЕС), порожденная скоростью 2048 кбит/с, давала последовательность Е1 – Е2 – ЕЗ – Е4 или последовательность 2048 – 8448 – 34368 – 139264 кбит/с (ряд приближенных величин составляет 2 – 8 – 34 – 140 Мбит/с). Указанная иерархия позволяет передавать соответственно 30, 120, 480, 1920 каналов, что отражается и в названии систем: ИКМ-30, ИКМ-120, ИКМ-

480, ИКМ-1920.

78

Суть основных недостатков ПЦИ в том, что добавление выравнивающих бит делает невозможным идентификацию и ввод/вывод, например, потока 64 кбит/с или 2 Мбит/с, из/в потока 140 Мбит/с, без полного демультиплексирования/мультиплексирования этого потока и удаления/добавления выравнивающих бит. Осуществляя такой ввод/вывод, приходится проводить достаточно сложную операцию трехуровневого демультиплексирования PDH сигнала с удалением выравнивающих (на всех трех уровнях) бит и его последующего трехуровневого мультиплексирования с добавлением новых выравнивающих бит рис. 2.2.

8 2

Пользователь

Рисунок 2.2 Операция вода/вывода потока пользователя 2 Мбит/с в/из потока 140 мбит/с

При наличии многих пользователей, требующих ввода/вывода исходных (например, 2 Мбит/с) потоков, для аппаратурной реализации сети требуется чрезмерно большое количество мультиплексоров/демультиплексоров, в результате эксплуатация сети становится экономически невыгодной [1,2].

Другое узкое место технологии PDH - слабые возможности в организации служебных каналов для целей контроля и управления потоками в сети и практически полное отсутствие средств маршрутизации низовых мультиплексируемых потоков, что крайне важно для использования в сетях передачи данных. В плезиохронных цифровых иерархиях не предусмотрены необходимые для нормальной маршрутизации заголовки. В связи с отсутствием специальных средств маршрутизации, при формировании PDH циклов (фреймов) и сверхциклов (мультифреймов) увеличивается (при возрастании числа мультиплексирований и переключений потоков при маршрутизации) возможность ошибки в отслеживании последовательности текущих переключений, а значит увеличивается и

79

возможность «потерять» сведения не только о текущем переключении, но и его «истории» в целом, что приводит к нарушению схемы маршрутизации всего трафика.

Так, казалось бы существенное достоинство плезиохронных цифровых иерархий – небольшая перегруженность служебными сигналами, при использовании этих иерархий для передачи данных приводит к серьезному недостатку.

2.2 Синхронные иерархии SONET/SDH

Указанные недостатки PDH и желание их преодолеть привели к разработке

вСША еще одной иерархии - иерархии синхронной оптической сети SONET, а

вЕвропе аналогичной синхронной цифровой иерархии SDH, предложенных для использования на волоконно-оптических линиях связи (ВОЛС) [5,6]. Целью разработки была иерархия, которая позволила бы:

–вводить/выводить входные потоки без необходимости проводить их сборку/разборку (а значит иметь возможность определять положение каждого входного потока, составляющего общий поток);

–разработать новую структуру циклов, позволяющую осуществлять не только развитую маршрутизацию, но и осуществлять в пределах иерархии управление сетями с топологией любой сложности;

–систематизировать иерархический ряд скоростей передачи и продолжить его (на перспективу) за пределы ряда PDH;

–разработать стандартные интерфейсы для облегчения стыковки оборудования.

Для достижения поставленных целей в разрабатываемых иерархиях SONET и SDH предложено использовать:

1. Синхронную, а не асинхронную (или плезиохронную) систему передачи с побайтным, а не побитным чередованием мультиплексируемых потоков. Для этого необходимо использовать высокостабильный источник тактовой частоты с относительной нестабильностью частоты не хуже f/f0 = 10-11;

2.Известную к тому времени технологию загрузки передаваемой информации в контейнеры с добавлением к ним заголовков (т.е. дополнительных каналов), С помощью которых осуществляется контроль и управление в процессе передачи;

3.Систему указателей начала любого цифрового потока , которая с учетом синхронной системы передачи позволяет осуществлять ввод/вывод цифровых потоков без их полного мультиплексирования / демультиплексирования как в плезиохронных цифровых иерархиях.

Учитывая неудачу практического внедрения кроссмультиплексирования существующих систем ПЦИ (загрузка потока Е1 европейской иерархии в поток Т2 американской иерархии и потока Т3 американской иерархии в поток Е4 европейской иерархии рис. 2.1), разработчики обособленных систем SONET (США) и SDH EC (Европейский союз) пошли на компромисс и в результате появилась единая система, которая получила название SONET/ SDH [1].

Таким образом, перечисленные выше обстоятельства позволили устра-

80