638_Nosov_V.I._RRL_STSI_Osnovy_TSPS__i_postroenija_RRL_

седних ТU-2 в нагрузке VC-3, последовательные сцепки TU-2 и TU-3 в нагрузке VC-4 и виртуальные сцепки TU-2 в нагрузке VC-4. Стандартизация этих сцепок предполагается в дальнейшем.

Рекомендацией I.311 определено, что синхронная цифровая иерархия является основой физического уровня широкополосных цифровых сетей с интеграцией обслуживания (ШЦСИО) на технологии АТМ как на сетевом уровне, так и в сети доступа в интерфейсе «пользователь-сеть». Ячейки АТМ размешаются в контейнерах и их сцепках так, чтобы октеты ячеек совпадали с байтами контейнеров. Поскольку число байтов ячейки не всегда кратно числу байтов контейнера, ячейки могут выходить за пределы контейнеров. Предварительно поток ячеек скремблируется. Стандартизовано размещение ячеек в контейнерах VC-4 и их сцепках. Рассматривается специальное использование для этой цели контейнеров VC-2 и их сцепок.

Загрузка VC-4 в STM-1 в общем случае требует корректирования фаз и скоростей передачи, т. к. STM-1 жестко синхронизируется с циклом секции данной линии, а VC-4 может поступать с другого участка сети и иметь другую тактовую частоту и дополнительные колебания фазы. Необходимость корректирования показана пунктиром. Она выполняется определенным в Рек G.709 механизмом указателя. Благодаря этому механизму VC-4 получает возможность "плавать" внутри STM-1, причем начало его цикла определяется по значению указателя. Добавлением этого указателя к VC-4 образуется административный блок AU-4 (в данном случае совпадает с группой административных блоков AUG). Аналогичные операции с указателями предусмотрены на уровнях

TU-3, а также TU-1/2.

STM-N образуется побайтным объединением N административных блоков с добавлением секционного заголовка, содержащего 9N столбцов: STM-N = N AUG + SOH. Это операция мультиплексирования. Каждая AUG занимает фиксированное положение в цикле STM-N. Число объединенных AUG отмечается в RSOH. Мультиплексирование показано жирными линиями, возле которых указано количество объединяемых блоков и субблоков.

Поскольку рассматриваемая схема допускает неоднозначность построения STM-N, в Рек.G.708 установлены следующие правила сетевых соединений:

-при соединениях AUG, одна из которых составлена на основе AU-4, а другая -на основе AU-3, предпочтение отдается первой группе. AUG, основанная на AU-3, должна демультиплексироваться до уровня VC-3 или TUG-2 (в зависимости от вида нагрузки) и вновь собираться в AUG по пути TUG-3/VC- 4/AU-4;

-при соединениях VC-11, для транспортирования которых можно использовать как TU-11, так и TU-12, предпочтение отдается TU-11.

Из рис.2.10 видно, что помимо формирования трактов нижнего ранга (С- 11 – VС-11 – TU-11; С-12 – VС-12 – TU-12; С-2 – VС-2 – TU-2), верхнего ранга

(С-3 – VС-3 – TU-3; С-4 – VС-4 – АU-4) в оконечном мультиплексоре используются группы трибутарных блоков TUG-2 и TUG-3. Эти блоки представляют собой синхронные мультиплексоры с коэффициентом мультиплексирования, указанным возле стрелок и используются при загрузке синхронных транспорт-

91

ных модулей цифровыми потоками 1,5; 2; 6; 34 и 45 Мбит/с.

В блоках STM-N и STM-RR производится формирование заголовков регенерационной RSOH и мультиплексной MSOH секций.

Из схемы оконечного мультиплексора рис.2.10 можно определить полезную нагрузку при загрузке, например, STM-1 различными потоками плезиохронных цифровых иерархий. Так, при загрузке STM-1 цифровыми потоками 2 Мбит/с в нем можно разместить 3 7 3 = 63 таких потока, при этом может быть передано 30 63 = 1890 основных цифровых каналов по 64 кбит/с. При загрузке цифровыми потоками 34 Мбит/с в STM-1 можно разместить 3·таких потока, при этом может быть передано 480 3 = 1440 основных цифровых каналов по 64 кбит/с. При загрузке цифровыми потоками 140 Мбит/с в STM-1 можно разместить 1·такой поток, при этом может быть передано 1920 основных цифровых каналов по 64 кбит/с.

При загрузке цифровыми потоками 2 Мбит/с в STM-RR можно разместить 3 7 = 21 таких потока, при этом может быть передано 30 21 = 630 основных цифровых каналов по 64 кбит/с. При загрузке цифровыми потоками 34 Мбит/с в STM-RR можно разместить 1 такой поток, при этом может быть передано 480 основных цифровых каналов по 64 кбит/с.

Далее более подробно рассмотрим загрузку синхронных транспортных модулей различными потоками плезиохронных цифровых иерархий.

2.3.3 Загрузка STM-1 потоками 2,048 Мбит/с

Подробная схема загрузка STM-1 потоками 2 Мбит/с (Е1) представлена на рис.2.11.

Рисунок 2.11 Загрузка цифровых потоков 2,048 Мбит/с в STM-1

2.3.3.1 Контейнер C-12

Итак, на вход оконечного мультиплексора поступают 63 цифровых потока по 2,048 Мбит/с рис. 2.11. Каждый из этих потоков содержит в цикле Тц = 125 мкс 32 байта (265 бит). Относительная нестабильность тактовой частоты этих потоков составляет f/fT 50·10-6. Относительная нестабильность тактовой частоты контейнера С-12, являющегося структурой СЦИ, составляет f/fT

10-11, поэтому при загрузке контейнера необходимо произвести согласование скоростей. Для проведения согласования скоростей (см. главу 1) необходимо иметь дополнительные служебные каналы, поэтому в контейнере С-12 должно

92

быть более 32 байт. На рис. 2.12 представлена сверхцикловая структура контейнера С-12.

Сверхцикл состоит из четырех циклов ТСЦ = 4 ТЦ = 500 мкс, в каждом из которых по 34 байта. Первый и тридцать четвертый байт образуют служебное поле, а остальные 32 байта – информационное поле, в котором размещается загружаемый цифровой поток. 2,048 Мбит/с.

Рисунок 2.12 Сверхцикловая структура контейнера С-12

93

На рис.2.13 представлено заполнение 1-го и 34-го служебных байт, с помощью которых осуществляется согласование скоростей, в каждом из четырех циклов сверхцикла.

C1, C2 – биты управления согласованием скоростей

I – информационные биты;

O – биты заголовка;

R – биты фиксированного стаффинга FS;

S1, S2 – биты для проведения согласования скоростей

Рисунок 2.13 Содержимое служебных байт контейнера С-12

Процедура проведения согласования скоростей приведена на рис. 2.14. Биты С1 и С2, которые получили название JCB (Justification Control Bit), являются битами управления согласованием скоростей, с помощью которых на приемную сторону (на дальний конец) сообщается о проведении согласования скоростей в данном цикле.

Биты S1 и S2, которые получили название JOB (Justification Opportunity Bit), являются битами согласования скоростей, с помощью которых осуществляется само согласование скоростей.

Необходимость проведения согласования скоростей определяется в устройстве согласования скоростей УСС рис. 2.14, путем сравнения тактовых частот импульсов записи и считывания. При достижении расхождения тактовых частот на тактовый интервал УСС проводит согласование скоростей и формирует команду согласования скоростей.

94

ние скоростей предусматривает не только компенсацию разницы в скоростях загружаемых цифровых потоков, но и ее вариацию. В этом случае полезная нагрузка в контейнере может гибко увеличиваться и уменьшаться, давая возможность загрузки в контейнер потока с вариацией скорости. Для обеспечения плавающего выравнивания в нескольких частях контейнера предусматриваются поля переменного стаффинга. Периодически повторяемые индикаторы стаффинга определяют, является ли бит в поле переменного стаффинга информационным или битом выравнивания и подлежит уничтожению в процессе выгрузки.

Другим видом согласования скоростей является фиксированное согласование скоростей FS (Fixed Stuffing – фиксированный стаффинг), который предусматривает добавление в состав контейнера дополнительных битов для того, чтобы его размер соответствовал стандартному. В отличие от процесса плавающего выравнивания, где стаффинговые биты идентифицируются индикаторами, в процессе фиксированного выравнивания индикаторы не используются. Место расположения стаффингового поля определено структурой контейнера, в С-12 это биты R рис. 2.13, расположенные в его служебном поле. После загрузки 63 цифровых потоков 2,048 Мбит/с в контейнеры С- 12 и проведения плавающего и фиксированного выравнивания скоростей получаются синхронные цифровые потоки. Скорость цифрового потока контейнера C-12 равна

2.3.3.2 Виртуальный контейнер VC-12.

После добавления к контейнеру С-12 заголовка тракта нижнего ранга LOPOH (Low Order – Path Over Head) получается виртуальный контейнер нижнего ранга VC-12 рис.2.11, 2.15 и 2.16.

На выходе запоминающего устройства ЗУ в начале каждого цикла появляется пустой байт, который затем в сумматоре POH заполняется информацией трактового заголовка рис.2.16 в сверхцикловой структуре рис.2.15.

Итак, трактовый заголовок нижнего ранга LO-POH формируется за сверхцикл, состоящий из 4 циклов, и имеет в своем составе байты V5, J2, N2 и K4 рис.2.15. Трактовый заголовок маршрута РОН выполняет функции контроля параметров качества передачи контейнера. Он сопровождает контейнер по маршруту следования от точки формирования до точки расформирования. Структура и размер заголовка РОН определяются типом соответствующего контейнера.

96

Рассмотрим функции байт заголовка тракта нижнего ранга. Структура байта V5 представлена на рис. 2.17.

Рисунок 2.17 Структура байта V-5 заголовка тракта нижнего ранга

Первые два бита байта V-5 используются для контроля ошибок в тракте нижнего ранга по коду BIP-2 (Bit Interleaved Parity – паритет чередующихся бит). Рассмотрим реализацию данного способа контроля ошибок. На передающей стороне (на ближнем конце) осуществляется генерация кода BIP-2. Для этого берутся все 136 байт сверхцикла VС-12. В текущем n-ом сверхцикле суммируются по модулю два сначала все нечетные биты этих 136 байт и получается первая битовая сумма, а затем и все четные биты и получается вторая битовая сумма рис.2.18 а. Битовая сумма будет равна 1, если количество единиц в ней нечетное и равна 0, если количество единиц в ней четное. Таким образом, вычисление битовых сумм по коду BIP-2 соответствует проверке этих двух блоков бит на четность. Поэтому это код получил название кода контроля четности VC-12. Полученные таким образом в текущем сверхцикле две битовые суммы записываются в биты 1 и 2 байта V5 следующего сверхцикла рис.2.18 б.

На приемной стороне (на дальнем конце) осуществляется детектирование кода BIP-2. Для этого, так же как и на передающем конце в текущем сверхцикле рассчитываются две битовые суммы, которые затем сравниваются с содержимым битов 1 и 2 байта V5 следующего сверхцикла. Сравнение производится суммированием по модулю 2 попарно 1-го бита байта V5 и первой битовой суммы и 2-го бита байта V5 и второй битовой суммы. Если содержимое битов 1 и 2 байта V5 следующего сверхцикла совпадает с двумя битовыми суммами, полученными на приемной стороне, то фиксируется отсутствие ошибочных блоков бит. Если же такого совпадения нет, то фиксируется наличие одного или двух блоков ошибочных бит.

В третьем бите байта V5 передается с дальнего конца на ближний конец сообщение об обнаруженных на дальнем конце ошибочных блоков бит по коду BIP-2. Это сообщение получило название REI (Remote Error Indication – индикация ошибки на дальнем конце), оно также называется FEBE (Far End Block Error – ошибка блока дальнего конца). В этом бите передается 1, если по коду BIP-2 обнаружены один или два ошибочных блоков бит и передается 0, если по

98

коду BIP-2 не обнаружены ошибочные блоки бит.

1 0

б)

Рисунок 2.18 Генерация кода BIP-2

Четвертый бит байта V5 используется для передачи с дальнего конца на ближний конец сообщения об обнаруженной неисправности приемника на дальнем конце. Это сообщение получило название RFI (Remote Fault Indication

– индикация неисправности на дальнем конце) рис. 2.18-1.

99

Рисунок 2.18-1 Использование бит 1, 2 и 4 байта V5

Пятый, шестой и седьмой биты байта V5 используется в качестве указателя типа нагрузки VC-12. Это сообщение получило название SL (Signal Label– тип нагрузки), виды которой приведены в таблице 2.1.

В таблице 2.1 VC-AIS означает передачу сигнала аварийного состояния тракта нижнего ранга (AIS – Alarm Indicator Signal).

Восьмой бит байта V5 используется для передачи с дальнего конца на ближний конец сообщения об обнаруженном дефекте на дальнем конце. Это сообщение получило название RDI (Remote Defect Indication – индикация дефекта на дальнем конце) и передается в следующих случаях: на дальнем конце принят сигнал AIS; на дальнем конце обнаружена потеря сигнала LOS (Loss Off Signal); на дальнем конце обнаружено несовпадение принятого в байте J2 и местного идентификаторов тракта нижнего ранга TIM (Trace Identifier Mismatch).

Байт J2 заголовка тракта нижнего ранга рис.2.15 является идентификатором маршрута этого тракта и используется для повторяющейся передачи метки пункта доступа данного виртуального контейнера. Идентификатор маршрута представляет собой последовательность ASCII – символов в формате, соответствующем ITU-T E.164, и используется для того, чтобы принимающий терминал получал подтверждение о связи с определенным передатчиком.

Необходимость передачи идентификатора маршрута в синхронной цифровой иерархии вызвана тем, что в ней управление коммутаторами осуществляется вычислительными машинами и микропроцессорами. В вычислительных машинах и микропроцессорах в процессе работы могут возникать аппаратные и

100