Пример построения имитационной модели мпс
Исходные данные: АЦП - 12р.; ЦАП – 8р.; ОЗУ – 8 кБ; индикатор – 6р.
Имитационная модель МПС, разработанная в пакете ISIS PROTEUS, приведена на рисунке 2.1. Основным элементом микропроцессорной системы является микроконтроллер (МК) DD1 AT89C51. МК включен по микропроцессорной схеме. Совместно с регистром-защелкой DD2 и дешифратором шины адреса DD3 МК образует узел центрального процессора (УЦП). УЦП формирует 8-разрядную шину данных AD0..AD7, 16-разрядную шину адреса А0..А15 и шину управления.
Для расширения возможностей ввода-вывода в схеме используется микросхема параллельного периферийного адаптера (ППА) DD4 8255А. ППА подключен к шине данных AD0..AD7 и дополняет систему тремя параллельными двунаправленными 8-разрядными портами РА, РВ и РС. К линиям этих портов подключены аналого-цифровой преобразователь (АЦП) DD7 и цифроаналоговый преобразователь (ЦАП) DD8. Кроме того, старшие разряды порта РС использованы для управления линейным 6-разрядным дисплеем семисегментных индикаторов.
Микросхема ОЗУ DD5 включена по стандартной схеме. Линии A0..A12 подключены к одноименным линиям шины адреса, линии D0..D7 – к шине данных. На вход активации микросхемы CS подан сигнал CS0 с выхода дешифратора шины адреса DD3. На входы чтения RD и записи WR через инверторы DD6.2, DD6.3 поданы соответствующие сигналы от МК DD1.
В разработанной схеме МПС реализован динамический принцип индикации. Информация выводится поразрядно на каждый из шести семисегментных индикаторов линейного дисплея. При этом код символа передается по информационной шине I0..I7, а для выбора активного разряда используется декодер DD9.
Для моделирования работы последовательного интерфейса обмена данными RS232 к МК подключен виртуальный терминал (VIRTUAL TERMINAL).
Рис. 2.1 – Имитационная модель МПС
Пример построения функциональной схемы мпс
Разработка ФС узла центрального процессора.
Функциональная схема (ФС) узла центрального процессора (УЦП) приведена на рисунке 3.1. УЦП формирует внешние (по отношению к МК) шины данных и адреса. Микроконтроллер DD1 включен по микропроцессорной схеме. Порты Р0 и Р2 выполняют альтернативные функции. При этом на выводах порта P0 младший байт адреса мультиплексируется с вводимым/выводимым байтом. Выходы Р2 содержат старший байт адреса внешней шины, если адрес 16-разрядный.
Рис. 3.1 – Функциональная схема узла центрального процессора
Регистр-защелка DD2 используется для фиксации («защелкивания») младшего байта адреса A0..A7.
Дешифратор шины адреса DD3 формирует сигналы активации CS0 для ОЗУ и CS1 для ППА. На вход дешифратора подключены старшие адресные линии А14 и А15, что определяет разбиение адресного пространства в соответствии с таблицей 3.1.
Таблица 3.1 – Карта разбиения адресного пространства МПС
Сигнал |
А15 |
А14 |
Диапазон адресов |
CS0 |
0 |
0 |
0x0000..0x3FFF |
CS1 |
0 |
1 |
0x4000..0x7FFF |
CS2 |
1 |
0 |
0x8000..0xBFFF |
CS3 |
1 |
1 |
0xC000..0xFFFF |
Линии порта Р1 МК формируют информационную шину индикатора I0..I7.
Для задания и стабилизации тактовой частоты центрального процессора использован кварцевый резонатор ZQ1.
3.2. Разработка ФС узла внешнего ОЗУ.
ФС узла внешнего ОЗУ приведена на рисунке 3.2 Ячейки внешнего ОЗУ имеют адреса от 0х0000 до 0x1FFF (8 кБайт). Привязка к выбранному сегменту адресного пространства МПС осуществляется путем подачи на микросхему сигнала CS0 от дешифратора шины адреса.
Рис. 3.2 – ФС узла внешнего ОЗУ.
Разработка ФС узла индикации.
Функциональная схема узла индикации приведена на рисунке 3.3. В качестве индикатора в системе используется шестиразрядный линейный дисплей семисегментных индикаторов HL1..HL6, включенных по схеме с общим анодом. Реализован динамический принцип индикации, в соответствии с которым информация на индикатор выдается поразрядно. Т.е. в отдельно взятый момент времени активен только один разряд дисплея. Однако за счет быстрого переключения между разрядами и обеспечения обновления всех разрядов индикатора с частотой не менее 25 Гц человек-оператор не будет замечать мерцания, для него изображение будет статичным.
Динамический принцип индикации позволяет существенно упростить схемотехнику, т.к. все разряды индикатора соединены параллельно и используется только одна информационная шина (I0..I7). Однако программа должна обеспечивать непрерывную регенерацию выводимых на дисплей данных с частотой обновления всего дисплея не менее 25 Гц (лучше более 50 Гц).
Для формирования сигнала сканирования разрядов индикатора используется дешифратор DD9. На его выходах формируется сигнал типа «бегущая единица» для активации конкретного разряда индикатора.
Рис. 3.3 – ФС узла индикации
3.4. Разработка ФС узла АЦП и ЦАП.
Функциональная схема узла АЦП и ЦАП приведена на рисунке 3.4. Информационные линии АЦП и ЦАП подключены к портам параллельного периферийного адаптера DD4. Для запуска аналого-цифрового преобразования используются управляющие сигналы Hold и Clk, для запуска цифро-аналогового преобразования – сигнал LE.
Микросхемы АЦП (DD7) и ЦАП (DD8) имеет дифференциальный вход для подачи внешнего опорного напряжения Uop. Уровень опорного напряжения задает верхнюю границу рабочего диапазона этих микросхем.
Рис. 3.4 – ФС узла АЦП и ЦАП
Полная функциональная схема МПС представлена на рис.3.5.
Рис.3.5 – ФС МПС