Логические основы микропроцессорной техники

Кроме алфавитно-цифровой информации, которая представляется двоичными константами 1 и 0, в микропроцессорной технике применяется логическая информация. В зависимости от того, истинно ли какое-то событие или нет, переменная, отображающая эту информацию, может принимать два фиксированных значения: да или нет, истина или ложь. Такие переменные называются логическими (булевыми) переменными.

Два значения, которые принимают логические переменные, называются ее логическими константами и обозначаются цифрами 1 и 0. Чтобы не смешивать с двоичными цифрами, эти константы называются логическим 0 («0») и логической 1 («1»).

Шифратор – комбинационная схема, предназначенная для преобразования унитарного (однопозиционного) кода в двоичный позиционный код. Типичным примером является шифратор клавиатуры для ввода в цифровое устройство кода в шестнадцатеричной системе. При не нажатых клавишах на всех входах шифратора обеспечивается лог. 0, а нажатая клавиша подает на соответствующий вход шифратора лог. 1. Совокупность сигналов на выходе образует код в двоичной системе, соответствующий нажатой клавише. Шифратор вырабатывает также осведомительный сигнал z при нажатии любой из клавиш. На рисунке 3.3 приведена схема шифратора клавиатуры. Так, если нажата клавиша, соответствующая символу 8, то, как видно из схемы, Y₁= Y₂ = Y₄ = 0, а Y₈ = 1. Информационный сигнал z = 1. Если нажата клавиша, соответствующая символу 4, то Y₁ = Y₂ = Y₈ = 0, Y₄ = 1, z = 1. Если же нажата клавиша R, то Y₁ = Y₂ = Y₄ = Y₈ = z =1.

δ

δ

1

1

1

1

1

Y₈

Y₄

Y₂

Y₁

Z

8 9 A B C D E F

0 1 2 3 4 5 6 7

Рисунок 3.3 – Шифратор

Сумматор – операционный узел, выполняющий арифметическое суммирование кодов чисел. Сложение для i–го разряда осуществляется над цифрами а_i, и b_i тех же разрядов, слагаемых с учетом переноса С_i-1 из младшего разряда. Схема, реализующая эти уравнения, называется полусумматором. Схема и условное графическое обозначение полусумматора приведены на рисунке 3.4. Пусть слагаемое а_i =1, b_i =0. В соответствии с приведенной схемой, на выходе логического элемента ИСКЛЮЧАЮЩЕЕ – ИЛИ имеет место S_i =1, а на выходе логического элемента И – c_i + 1 = 0.

г – графическое обозначение сумматора

в – сумматор

б – графическое обозначение полусумматора

а – полусумматор

&

= 1

1

S_i

C_{i + 1}

SM

HS

S

C

C

C

C

S

S

B

A

A

B

B

A

HS

C

S

B

A

C_i

B_i

A_i

C_{i - н}

S_i

B_i

A_i

Рисунок 3.4 – Схемы и условные обозначения полусумматора и сумматора

Полный одноразрядный сумматор можно рассматривать как логическое устройство, имеющее три входа (две цифры слагаемых а_i и b_i и цифра переноса С_i из соседнего младшего разряда) и два выхода (сумма S и перенос в старший разряд С_i + 1). На рисунке 3.4 приведена схема и условное графическое обозначение сумматора, построенного на базе двух полусумматоров.