- •Введение.
- •1. Основы построения эвм. Основные определения.
- •2. Принципы действия эвм. Принципы программного управления.
- •Страница–словарь.
- •4. История развития вычислительной техники. Поколения эвм.
- •«Компьютер... XVII века»
- •5. Основные параметры эвм.
- •1. Запоминающие устройства эвм.
- •1.1. Типы зу и их основные характеристики.
- •1.2. Оперативные запоминающие устройства.
- •1.2.1. Общие принципы организации озу.
- •1.2.2. Структурная организация блока памяти.
- •1.2.3. Полупроводниковые интегральные зу с произвольным обращением.
- •1.2.4. Модули памяти и элементы памяти (бис).
- •1.2.5. Система электрических параметров полупроводниковых бис зу.
- •1.2.6. Контроль функционирования бис зу.
- •1.2.7. Организация многоблочной оперативной памяти.
- •1.2.8. Организация озу с многоканальным доступом.
- •1.2.9. Ассоциативные зу.
- •1.3. Сверхоперативные зу.
- •1.3.1. Назначение и типы созу.
- •1.3.2. Организация созу с прямой адресацией.
- •1.3.3. Организация стекового и магазинного созу.
- •1.3.4. Организация ассоциативных созу.
- •1.3.5. Оценка эффективности использования созу в процессоре.
- •1.4. Постоянные зу.
- •1.5. Виртуальная память.
- •Логическое распределение оперативной памяти в персональных компьютерах (Intel/pc).
- •1.6.1. Стандартная оперативная память.
- •1.6.1.1.Таблица векторов прерываний.
- •1.6.1.2. Область данных bios.
- •1.6.1.3. Область для операционной системы.
- •1.6.1.4. Основная область памяти.
- •2. Арифметико-логические устройства эвм
- •2.1. Типы арифметических устройств и их структуры.
- •2.2. Организация алу параллельного действия при работе над числами в естественной форме.
- •2.2.1. Суммирование и вычитание чисел при использовании накапливающего сумматора.
- •2.2.2. Принципы построения алу для сложения и вычитания на комбинационных суммах.
- •2.2.3. Организация алу (параллельного действия) в режиме умножения чисел с фиксированной запятой.
- •2.2.4. Аппаратные способы ускорения умножения в организации алу.
- •2.2.5. Алгоритмические (логические) способы ускорения умножения в организации алу.
- •2.2.6. Организация алу параллельного действия в режиме деления чисел с фиксированной запятой.
- •2.2.7. Организация алу при реализации логических операций и операций специальной арифметики.
- •2.3. Организация алу параллельного действия при работе над числами в нормальной форме.
- •2.3.1. Принцип построения и работы алу при суммировании и вычитании чисел в нормальной форме.
- •2.3.2. Направления и методы ускорения операций над числами с плавающей запятой.
- •2.4. Организация алу, работающих в двоично-десятичных кодах.
- •2.5.Об экзотических формах представления чисел. Логарифмическая форма:
- •Трансформирующаяся запятая.
- •Инверсная запятая.
- •2.6. Итеративные методы деления.
- •3. Процессоры.
- •3.1. Система команд эвм.
- •3.1.1. Структура и форматы команд.
- •3.1.2. Список команд.
- •3.1.3. Способы адресации.
- •3.2. Устройства управления.
- •3.2.1. Организация цуу (на примере гипотетической одноадресной эвм).
- •3.2.2. Принципы формирования уфс.
- •3.2.3. Организация микропрограммных устройств управления.
- •3.3. Организация внутрипроцессорных систем ввода-вывода информации.
- •3.3.1. Основные понятия и определения.
- •3.3.2. Способы обмена данными между ядром малой эвм и периферийными устройствами.
- •3.3.3. Программно управляемые способы передачи данных.
- •3.3.3.1. Простые типы передачи.
- •3.3.3.2. Последовательность событий при прерываниях.
- •3.3.3.3. Идентификация прерывающего устройства.
- •3.3.4. Организация прямого доступа к памяти.
- •4. Основы вычислительных конвейеров.
- •4.1. Введение в архитектурные принципы конвейерных процессоров и эвм.
- •Конвейерные сумматоры
- •Конвейерный умножитель
- •5. Архитектура сигнальных процессоров.
- •5.1. Введение. Основные задачи обработки сигналов. Методы обработки сигналов.
- •5.2. Основные характеристики и базовая архитектура семейства adsp-21xx
- •5.2.1. Общие сведения о составе функциональных устройств
- •5.2.2. Базовая архитектура.
- •5.2.3. Средства разработчиков для процессоров семейства.
- •5.3. Интерфейс процессоров adsp-21xx с памятью.
- •5.3.1. Интерфейс с загрузочной памятью.
- •5.3.2. Интерфейс с памятью программ.
- •5.3.3. Интерфейс с памятью данных.
- •5.4. Архитектура операционных устройств.
- •5.4.1. Арифметико-логическое устройство.
- •5.4.2. Умножитель/накопитель mac.
- •5.4.3. Устройство сдвига shifter.
1.2.6. Контроль функционирования бис зу.
Под функционированием какого-либо объекта понимается выполнение предписанного ему алгоритма функционирования при применении объекта по назначению. Функциональный контроль (ФК) решает две основные задачи: определение факта наличия неисправности в объекте и определение места неисправности (задача диагностики).
Методы ФК основаны на сравнении с эталонными сигналами выходных реакций (сигналов) тестируемой схемы на заданные входные воздействия. Наиболее общая структурная схема ФК приведена на рисунке:
Рис. 1.2.6.1
Одним из основных узлов системы ФК является генератор тестов, предназначенный для формирования последовательности тестирующих и эталонных сигналов по заданному «закону». В понятие теста включают состав, параметры и порядок следования электрических сигналов, подаваемых на испытуемую схему с целью измерения какого-либо параметра или контроля работоспособности. Переменной составляющей теста являются наборы входных и эталонных сигналов.
Наборы входных сигналов, задаваемые в виде машинных слов (кодов), определяют порядок обращения к элементам памяти и последовательность выполняемых операций. Математические адреса элементов памяти могут не совпадать с их физическими координатами на кристалле, это следует учитывать при анализе отказов БИС ЗУ.
Коды эталонных сигналов должны соответствовать выходным кодам исправной БИС ЗУ при заданных входных воздействиях, т. е. эквивалентность выходных и эталонных сигналов, определяемая путем логического сравнения, указывает на правильность функционирования БИС. Электрические режимы функционирования контролируемой схемы, как правило, не изменяются в пределах теста и выбираются в соответствии с НТД на конкретное изделие, но существуют специализированные тесты с переменным режимом.
Заключение о правильности функционирования ЗУ делают либо по результатам выполнения очередного элементарного теста («останов по ошибке»), либо по конечному результату выполнения полного теста.
<58>
Контроль функционирования может быть совмещен с измерением (контролем) статических и динамических параметров ЗУ, если позволяет точность и быстродействие аппаратуры контроля. Принципиальных методических отличий от уже рассмотренных методов измерения параметров ЗУ в этом случае нет.
Эффективность ФК решающим образом определяется построением теста. Существуют различные способы генерации тестовых последовательностей для контроля ЗУ.
Наиболее широко используются при контроле функционирования ЗУ алгоритмические функциональные тесты (АФТ), содержащие последовательность элементарных тестов, изменяемых по известному закону (алгоритму). Это связано с простотой генерации, малым объемом занимаемой памяти управляющей ЭВМ и высокой воспроизводимостью результатов ФК.
Эталонный сигнал выхода ЗУ вырабатывается, как правило, также алгоритмически генератором тестов, но можно использовать и эталонную схему ЗУ. АФТ должны обладать двумя противоречивыми свойствами: с одной стороны, обеспечивать достаточную полноту контроля БИС ЗУ, а с другой — быть достаточно короткими по времени, чтобы обеспечить производительность проверки БИС ЗУ при их большой информационной емкости и большом количестве БИС.
Непосредственный перебор всех 2(N+K) возможных состояний ОЗУ (N – число запоминающих элементов, бит; К—число функциональных входов) становится нереальным при N>64. Поэтому алгоритмы ФК ЗУ имеют ограниченный набор входных тестовых комбинаций (циклов обращения), обеспечивающих обнаружение типовых отказов в дешифраторе и матрице памяти ОЗУ.
При разработке алгоритмов ФК ищется минимальная тестовая последовательность входных сигналов, для которой имеет место изменение выходной последовательности сигналов тестируемой схемы при отказе любого из ее элементов. Решение этой задачи осложняется наличием у БИС ОЗУ ряда неисправностей, не описываемых булевыми функциями (например, множественная выборка), а также связанных с динамическими состояниями элементов.
Ниже приводится ряд типовых алгоритмов ФК ЗУ, имеющих практическое применение. Коротко указано о применимости различных алгоритмов.
<59>
По количеству циклов обращения тестируемой схеме, выраженному через ее информационную емкость, алгоритмы ФК условно делятся на три типа: N, N2, N3/2 , где N — емкость ЗУ, бит. Линейные алгоритмы типа N используются, как правило, для предварительной оценки ОЗУ на отсутствие катастрофических неисправностей. Для производственного контроля ОЗУ из линейных тестов практически пригоден лишь «Марш», так как достоверность контроля другими линейными алгоритмами недостаточна. Квадратичные алгоритмы (типа N2) зарекомендовали себя наиболее эффективными для контроля функционирования всех типов ЗУ. Попарные передачи информации между любыми парами элементов памяти позволяют эффективно обнаруживать как статические, так и динамические отказы ЗУ. Применение квадратичных алгоритмов ограничивается резким ростом длительности контроля с увеличением емкости ЗУ. Алгоритмы типа N3/2 появились в результате поиска компромисса между длительностью и достоверностью контроля БИС памяти; они достаточно широко используются при контроле ОЗУ большой емкости.
Рис.1.2.6.2. Алгоритм теста «Последовательная запись и считывание». Здесь и далее принимается:
«Контроль» - сравнение считанной информации с эталонной; AI – текущий адрес ячейки; AD – дополняющий адрес (AD= AN-1-AI); [AI] – содержимое ячейки с адресом AI; Т — информация логического 0; Ť – информация логической 1. В структурных схемах алгоритмов элементы матрицы памяти могут иметь либо один индекс I, изменяющийся от 0 до N-1, где AK — контролируемый адрес, либо двойной индекс I,J, где I изменяется от 0 до (считаем, что матрица ЯП накопителя квадратная) — но строкам матрицы, а J—от 0 до– по столбцам матрицы. В этом случае ASR – контролируемые адреса матрицы памяти, где S –по строкам, a R – по столбцам; ALM – конечный адрес строки L и столбца M.
Рис. 1.2.6.3. Алгоритм теста «Шахматный код».
Рис. 1.2.6.4. Тест «Считывание и запись в прямом и обратном направлениях».
Рис.1.2.6.5. Тест «Марш».
Рис. 1.2.6.6. Алгоритм теста «Попарная запись-считывание».
Тест <Марш» (см. рис. 1.2.6.5). Последовательно по всем адресам производится запись фона 0. Затем для каждого адреса считывается информация Т и записывается при изменении от А0 до aN-1. Далее, начиная с адреса AI=A0 до AI=AN-1, для каждого адреса считывается информация и записывается Т. Затем для каждого адреса считывается информация Т и записывается при измерении адресов от АN-1 до A0 (обратный перебор адресов). Далее для каждого адреса считывается информация и записывается Т при изменении адресов от АN-1 до A0. Затем производится инверсия фоновой информации (запись фона 1) и цикл проверки повторяется.
Рис 1.2.6.7.
Алгоритм теста «Галопирующий адресный код». Информация Т изменяется для каждого текущего адреса и для каждого разряда и определяется как сумма в двоичном коде номеров цикла и адреса. Значение суммы записывается в воображаемый последовательный циклический разрядный регистр и считывается с разряда регистра, номер которого соответствует номеру цикла или кратен ему.
Рис. 1.2.6.8. Алгоритм теста «Статический».
Рис. 1.2.6.9. Алгоритм теста «Шахматный код с регенерацией».
Рис. 1.2.6.10. Алгоритм теста «Попарная запись-считывание с полным перебором».
Рис. 1.2.6.11. Тест «Бегущий столбец».
Рис. 1.2.6.12. Алгоритм теста «Марш – шахматная доска».
Рис. 1.2.6.13. Алгоритм теста «Марширующая строка».
<60>