Сафоненко ПЛИС

НАЦИОНАЛЬНЫЙ ИССЛЕДОВАТЕЛЬСКИЙ УНИВЕРСИТЕТ

Московский энергетический институт

Лабораторная работа №3

По дисциплине

«Современные методы проектирования цифровых систем»

Тема: «Проектирование простого цифрового узла на ПЛИС»

Выполнил: Сафоненко Д.П.

Группа А-07м-16

Москва, 2016

Цель работы: состоит в изучении основных элементов ПЛИС типа CPLD, в более глубоком изучении САПР ПЛИС ISE на примере индивидуального проекта типового узла ЭВМ, а также в сравнении ПЛИС типа CPLD и FPGA применительно к синтезу простого цифрового узла из лабораторной работы 3.

12

Счетчик по модулю 5 с асинхронным сбросом R, разрешением счета ЕN

R, Clk, ЕN ,Y[0:3]

Результат:

Реализация на ПЛИС типа CPLD: RTL схема:

Technology схема:

Выдержки из отчетов синтеза на ПЛИС типа CPLD:

=========================================================================

* HDL Synthesis *

=========================================================================

Performing bidirectional port resolution...

Synthesizing Unit <CT5>.

Related source file is "C:/Users/Sofon/Desktop/5/PlisSafonenko/CT5.vhd".

Found 4-bit up counter for signal <count_int>.

Summary:

inferred 1 Counter(s).

Unit <CT5> synthesized.

=========================================================================

HDL Synthesis Report

Macro Statistics

# Counters : 1

4-bit up counter : 1

=========================================================================

=========================================================================

* Advanced HDL Synthesis *

=========================================================================

=========================================================================

Advanced HDL Synthesis Report

Macro Statistics

# Counters : 1

4-bit up counter : 1

=========================================================================

* Final Report *

=========================================================================

Final Results

RTL Top Level Output File Name : CT5.ngr

Top Level Output File Name : CT5

Output Format : NGC

Optimization Goal : Speed

Keep Hierarchy : No

Design Statistics

# IOs : 7

Cell Usage :

# BELS : 4

# INV : 1

# LUT4 : 3

# FlipFlops/Latches : 4

# FDCE : 4

# Clock Buffers : 1

# BUFGP : 1

# IO Buffers : 6

# IBUF : 2

# OBUF : 4

=========================================================================Design Summary Report:

Data Sheet report:

-----------------

All values displayed in nanoseconds (ns)

Setup/Hold to clock CLK

------------+------------+------------+------------------+--------+

|Max Setup to|Max Hold to | | Clock |

Source | clk (edge) | clk (edge) |Internal Clock(s) | Phase |

------------+------------+------------+------------------+--------+

EN | 0.620(R)| 0.484(R)|CLK_BUFGP | 0.000|

------------+------------+------------+------------------+--------+

Clock CLK to Pad

------------+------------+------------------+--------+

| clk (edge) | | Clock |

Destination | to PAD |Internal Clock(s) | Phase |

------------+------------+------------------+--------+

Y<0> | 7.952(R)|CLK_BUFGP | 0.000|

Y<1> | 7.956(R)|CLK_BUFGP | 0.000|

Y<2> | 7.949(R)|CLK_BUFGP | 0.000|

Y<3> | 7.932(R)|CLK_BUFGP | 0.000|

------------+------------+------------------+--------+

Clock to Setup on destination clock CLK

---------------+---------+---------+---------+---------+

| Src:Rise| Src:Fall| Src:Rise| Src:Fall|

Source Clock |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|

---------------+---------+---------+---------+---------+

CLK | 1.823| | | |

---------------+---------+---------+---------+---------+

ПОТРЕБЛЕНИЕ ЭНЕРГИИ узлом:

P_CPLD=U_CC*I=1,8*20*10^-6=36,0*10^-6=30,0 мкВт

Диаграмма Behavioral:

Диаграмма Post-Route: