- •Тема 1.1: Класифікація мікропроцесорів. Архітектура процесорів Intel 8086.
- •1.4. Структура вбудованого мікроконтролеру
- •1.5. Системна шина
- •Тема 2.2: Арифметичні операції над числами. Логічні операції над числами та строками. Умовні та безумовні переходи.
- •2.2.1 Додавання цілих чисел. Синтаксис команд
- •2.2.2 Віднімання цілих чисел. Синтаксис команд
- •2.2.3 Множення цілих чисел. Синтаксис команд.
- •2.2.4 Ділення цілих чисел. Синтаксис команд
- •2.2.5 Арифметичний зсув вліво і вправо. Синтаксис команд
- •2.2.6 Безумовний перехід та порівняння. Синтаксис команд.
- •2.3.3. Команди організації циклів. Синтаксис команд
- •3.1.2. Сегментні регістри. Состав шинного інтерфейсу.
- •3.1.3. Індексні регістри. Регістр флагів.
- •3.1.4. Функції алу. Призначення адресних входів алу
- •Тема 3.2: Система команд мікропроцесору i8080. Організація пам’яті та портів вводу/виводу.
- •Тема 5.1: Система команд i8086. Система переривів. Адресація пам’яті. Директиви передачі керування.
- •5.1.2. Команди перериву за переповненням. Синтаксис команд.
- •5.1.3. Повернення з переривів та підпрограм.
- •5.1.4. Сегментна організація пам’яті.
- •5.1.5. Фізична адреса байту в пам’яті.
- •5.1.6. Формування логічного адресу.
- •Тема 5.2: Сопроцесор і арифметичне розширення процесору. Синхронізація програми та керування таймером.
- •5.2.1. Функції та призначення сопроцесору.
- •5.2.4. Синхронізація сигналів таймеру.
- •Тема 5.3: Програмування вводу/виводу даних на зовнішні пристрої. Обмін даними в локальних мережах.
- •5.3.1. Функції інтерфейсу вводу/виводу.
- •5.3.2. Керування обміном даними. Програмний обмін.
- •5.3.3. Керування обміном даними. Обмін за переривом.
- •Тема 6.1: Архітектура мікроконтролеру i8086. Організація пам’яті і регістрів. Прямий доступ до пам’яті.
- •6.1.1. Організація пам’яті. Адресний простір.
- •6.1.2. Структура процесору i8086. Виконавчий модуль.
- •6.1.3. Структура процесору i8086. Шиний інтерфейс
- •6.1.4. Структура процесору i8086. Керування і таймінг.
- •6.1.5. Контролер динамічної пам'яті. Схема модуля.
- •Тема 6.2: Організація портів вводу/виводу. Інтерфейси зовнішніх пристроїв для взаємодії з технологічним обладнанням.
- •Тема 6.3: Тактовий генератор. Таймери. Лічильники. Внутрішня та зовнішня пам’ять. Шини адресу та даних.
- •6.3.1. Мікросхема тактового генератору.
- •6.3.2. Структурна схема програмованого таймеру.
- •6.3.3. Режими роботи програмованого таймеру.
- •6.3.4. Нарощування об’єму пам’яті.
- •Тема 6.4: Система переривів. Контролер переривів. Організація механізму переривів. Перериви таймеру.
- •6.4.1. Контролер переривів. Джерело переривів.
- •6.4.2. Запроси переривів. Типи векторів переривів.
- •6.4.3. Адреси функцій переривів. Приклад визову перериву.
- •Тема 7.1: Засоби організації обміну із зовнішніми приладами. Схема виводів. Програмовані виводи.
- •7.1.1. Схема виводів мікропроцесору i8086.
- •7.1.2. Адресація 8-бітного пристрою.
3.1.4. Функції алу. Призначення адресних входів алу
Арифме́тико-логи́ческое устро́йство (АЛУ)(англ.arithmetic and logic unit, ALU) — блокпроцессора, который под управлениемустройства управления(УУ) служит для выполнения арифметических и логических преобразований (начиная отэлементарных) над данными, представляемыми в видемашинных слов, называемыми в этом случаеоперандами.
Арифметико-логическое устройство в зависимости от выполнения функций можно разделить на две части:
микропрограммное устройство (устройство управления), задающее последовательность микрокоманд (команд);
операционное устройство (АЛУ), в котором реализуется заданная последовательность микрокоманд (команд).
Сигналы на адресных входах определяют, какой конкретно информационный канал подключен к выходу.
Тема 3.2: Система команд мікропроцесору i8080. Організація пам’яті та портів вводу/виводу.
3.2.1. Схема прямої адресації ввод/вивід в порт.
Прямая адресация регистра ввода;вывода. Данный вид адресации используют для выполнения обмена между регистром ввода;вывода, расположенным в адресном пространстве ввода;вывода, и одним из регистров общего назначения по командам АХ и AL.
In(out)
Data dv
ax
port
3.2.2. Непрямая адресація ввод/взвод
Используется в разе необходимости указания адреса порта при вводе/ выводе даных
. adres
BX, CX, DX
In(out)
part
.data
AX
3.2.3. Команди вводу/виводу. Синтаксис команд
Тема 4.1: Загальні принципи та методи побудови мікропроцесорів сімейства i8086.
1. Узгодження інтерфейсу процесору i8086 з системною шиною.
До 16-розрядних МП першого покоління належать МП i8086/i8088 та i80186/i80188, до МП другого покоління - i80286. Мікропроцесор має внутрішній надоперативний запам’ятовувальниий пристрій (НОЗП) ємністю 14x16 байт. Шина адреси 20-розрядна, що дозволяє безпосередньо адресувати до 220= 1048576 комірок пам'яті (1 Мбайт).
У МП i8086 застосовано конвеєрну архітектуру, що дозволяє сумістити у часі цикли вибірки команди та вибірки з пам'яті кодів наступних команд. Це досягається паралельною роботою двох порівняно незалежних пристроїв - операційного пристрою та шинного інтерфейсу. Структурну схему МП i8086 показано на рисунку 1. Операційний пристрій виконує команду, а шинний інтерфейс здійснює взаємодію із зовнішньою шиною: виставляє адреси, зчитує коди команд, записує результати обчислень у пам'ять або пристрої введення-виведення.
Операційний пристрій складається з регістрів загального призначення (РЗП), призначених для зберігання проміжних результатів - даних та адрес; АЛП з буферними регістрами; регістра ознак; блока керування та синхронізації (БК та С), який дешифрує коди команд і генерує сигнали керування для всіх блоків схеми МП. Шинний інтерфейс складається з шести байтової регістрової пам'яті, яка називається чергою команд, чотирьох сегментних регістрів: CS, DS, ES, SS, вказівника команд IP, суматора, а також допоміжних регістрів зв'язку і буфера шин (БШ) адреси/даних. Черга команд працює за принципом FIFO (First Input - First Output, тобто перший прийшов - перший пішов) і зберігає на виході порядок надходження команд. Довжина черги 6 байт.
Коли операційний пристрій зайнятий виконанням команди, шинний інтерфейс самостійно ініціює випереджаючу вибірку кодів команд з пам'яті у чергу команд. Вибирання з пам'яті чергового командного слова здійснюється тоді, коли в черзі виявляється два вільні байти. Черга збільшує швидкодію процесора у випадку послідовного виконання команд. У разі вибирання команд переходів, викликів і повернень з підпрограм та обробленні запитів переривань черга команд скидається і вибирання починається з нового місця програмної пам'яті.
Рисунок1 –Структурна схема мікропроцесора i8086
Ще одним із завдань шинного інтерфейсу є формування фізичної 20-розрядної адреси із двох 16-розрядних слів. Першим словом є вміст одного з сегментних регістрів CS, SS, DS, ES, а друге слово залежить від типу адресації операнда або коду команди. Складання 16-розрядних слів відбувається зі зміщенням на 4 розряди і здійснюється за допомогою суматора, що входить до складу шинного інтерфейсу. Пам'ять являє собою масив ємністю 1 Мбайт (рисунок2). У пам'яті зберігаються як байти, так і двобайтові слова. Слова розміщуються у двох сусідніх комірках пам'яті; старший байт зберігається у комірці зі старшою адресою, молодший - з молодшою. Адресою слова вважається адреса його молодшого байта.
У МП i8086 застосовано сегментну організацію пам'яті, яка характеризується тим, що програмно доступною є не вся пам'ять, а лише деякі сегменти, тобто області пам'яті. Усередині сегмента використовують лінійну адресацію.
Схема включення процесору i8086 в мінімальному режимі.
Схема включення процесору i8086 в максимальному режимі.
Особенностью МП i8086 является возможность частичной реконфигурации аппаратной части для обеспечения работы в двух режимах — минимальном и максимальном. Режимы работы задаются аппаратно. В минимальном режиме, используемом для построения однопроцессорных систем, МП самостоятельно формирует все сигналы управления внутренним системным интерфейсом. В максимальном режиме, используемом для построения мультипроцессорных систем, МП формирует на линиях состояния двоичный код, который зависит от типа цикла шины. В соответствии с этим кодом системный контроллер К1810ВГ88 формирует сигналы управления шиной. Контакты, которые освободились в результате кодирования информации, используются для управления мультипроцессорным режимом.
Режимы назначаются с помощью вывода (MN/MX), который либо заземляется (для получения максимального режима), либо подключается к источнику питания +5В (для получения минимального режима).
В минимальном режиме i8086 работает просто как достаточно быстрый 16-разрядный i8080 с расширенной системой команд.
Максимальный режим ориентирован на работу i8086 в составе мультимикропроцессорных систем, в которых, помимо нескольких центральных процессоров i8086, могут функционировать специализированные процессоры ввода/вывода i8089, сопроцессоры "плавающей арифметики" i8087.