138

12.2.АППАРАТНАЯ РЕАЛИЗАЦИЯ ЦОС

12.2.1.ЗАДАЧИ И СПОСОБЫ АППАРАТНОЙ РЕАЛИЗАЦИИ ЦОС

Проектирование процессора ЦОС на основе жесткой логики выполняется исходя из сформулированных требований к его быстродействию, точности, объему сигнальной памяти, степени программируемости и другим реализационным показателям. По ним выбирается тип арифметического устройства

– последовательное или параллельное, необходимое число арифметических устройств, принцип обработки – конвейерная, с распараллеливанием или временным разделением и вид синхронизации (внешняя или внутренняя), в совокупности определяющих способ аппаратной реализации системы и ее структуру. На основе математического алгоритма обработки разрабатывается или выбирается так называемый реализационный алгоритм и соответствующая ему структурная и функциональная схема системы или процессора ЦОС. Далее решаются схемотехнические вопросы реализации арифметических устройств, памяти, устройств управления и синхронизации, аналогоцифрового интерфейса и привязки их к конкретной элементной базе.

Устройства управления реализуются в виде микропрограммного автомата на основе счетчиков-распределителей импульсов, мультиплексоров или ПЗУ. Память системы выполняется на регистрах или ПЗУ, ОЗУ. Арифметические устройства могут быть параллельного или последовательного типа, оперирующие соответственно с цифровыми параллельными или последовательными двоичными кодами. Структурная схема наиболее часто используемого параллельного арифметического устройства (рис. 12.3) содержит умножитель и накапливающий сумматор, выполняющие базовую операцию ЦОС: Σ = Σ + с(m) v(n – m). Такое устройство реализуется либо одной БИС, например, К1518ВЖ или аналогичной ей, либо с помощью отдельных БИС умножителей, например, К1802ВР и сумматоров. Более подробно операционные устройства процессоров ЦОС на основе жесткой логики рассмотре-

ны в [34].

Рис. 12.3. Структурная схема параллельного арифметического устройства

Необходимая для систем реального времени синхронизация операций ввода, обработки и вывода отсчетов сигнала на каждом периоде дискретиза-

139

ции сигнала достигается тактированием процессора ЦОС и подсистемы вво- да-вывода от общего – внешнего или внутреннего – задающего генератора, определяющего частоту дискретизации сигнала. При этом полагается, что время обработки одного отсчета сигнала в процессорах на основе жесткой логики не зависит от обрабатываемых данных. Более подробно вопросы синхронизации рассматриваются для систем ЦОС, реализуемых на основе аппа- ратно-программных средств.

Алгоритмы ЦОС (цифровой фильтрации, ДПФ и БПФ) характеризуются необходимым для их реализации числом вычислительных операций сложения и умножения или базовых операций на один отсчет выходного сигнала. Например, для звена рекурсивного ЦФ число таких базовых операций Кбо(1) = 5, для нерекурсивного ЦФ на основе ДВС Кбо(1) = N, где N – порядок фильтра. Эти операции могут выполняться либо с помощью одного арифметического устройства последовательно во времени, либо с помощью нескольких одновременно (параллельно) работающих арифметических устройств, число которых в пределе может быть равно числу базовых операций. В случае распараллеливания все арифметические устройства осуществляют параллельную обработку текущего отсчета (или группы отсчетов) сигнала, а в случае конвейерной обработки они выполняют операции с различными по времени отсчетами сигнала. В одном процессоре может сочетаться и конвейеризация, и распараллеливание. Рекурсивные цифровые фильтры аппаратно реализуются в виде однотипных звеньев второго порядка. Обработка сигнала при этом осуществляется либо с помощью одного звена с мультиплексируемой памятью сигналов и коэффициентов, либо нескольких соединяемых каскадно или параллельно звеньев. Процессоры БПФ реализуются также либо на основе одного мультиплексируемого арифметического устройства базовой операции алгоритма БПФ, либо с помощью нескольких таких устройств, осуществляющих поточную обработку.

Таким образом, способы аппаратной реализации ЦОС в зависимости от порядка выполнения базовых операций классифицируются на последовательные (с одним арифметическим устройством), параллельные (число арифметических устройств равно числу базовых операций) и с распараллеливанием (число арифметических устройств меньше числа базовых операций), а по типу арифметического устройства – на параллельные и последовательные.

Реализационная структура системы ЦОС на основе жесткой логики зависит также от необходимого уровня ее программируемости, который оценивается возможностью изменения параметров системы (порядка и/или коэффициентов фильтра или числа точек БПФ) в процессе эксплуатации. Неперепрограммируемые системы реализуются обычно под конкретные неизменяемые в дальнейшем параметры.

Устройство управления (микропрограммный управляющий автомат) формирует с тактовой частотой fт последовательность микрокоманд, соответствующих одной или нескольким совместимым микрооперациям (рис.12.4, б) [11]. Его можно выполнить на основе счетчика адреса и ПЗУ микрокоманд (рис.12.4, в). Разрядность ПЗУ и соответствующая разрядность микрокоманд равны числу совместимых микроопераций. Число адресуемых ячеек ПЗУ определяется необходимым количеством микрокоманд (или тактов) на один отсчет выходного сигнала, т. е. длиной микропрограммы.

Описание микроопераций, реализуемых на каждом такте работы ЦФ, и коды соответствующих микрокоманд представлены в табл. 12.1.

142

подключается к выходу регистра RG0 , обеспечивая линейный сдвиг регистровой памяти, а в остальных тактах – к выходу регистра RG3, обеспечивая

кольцевой (циклический) сдвиг регистровой памяти.

Минимальный период тактовых импульсов в данном устройстве определяется суммарным временем задержки регистровой памяти, мультиплексора, умножителя и сумматора:

Tт мин = tзRG + tзMS + tзУ + tзΣ .

Полное время обработки на один отсчет выходного сигнала включает (N+1) тактов и составляет Tобр = ( N + 1)Tт мин .

Время обработки прямо пропорционально порядку фильтра N.

При большом порядке фильтра возрастает объем регистровой сигнальной памяти, что усложняет ее реализацию. В этом случае используют в качестве сигнальной памяти БИС ОЗУ. Структурная схема такого фильтра (рис.12.5, а) отличается от предыдущей наличием блока О3У с подключенным к его

143

адресным входам счетчиком адреса СчАс по модулю N, а также реализацией устройства управления. При больших N микропрограмма устройства управления содержит большое число одинаковых микрокоманд и выполнение его на ПЗУ может оказаться не рациональным. На основе диаграмм управляющих сигналов (рис.12.5, б), соответствующих фильтру четвертого порядка, можно самостоятельно составить описание микроопераций и микрокоманд и разработать структуру устройства управления.

Рис.12.5. Структурная схема (а) и диаграммы управляющих сигналов (б) НФ с сигнальной памятью на ОЗУ

144

12.2.3. ПОСЛЕДОВАТЕЛЬНО-ПАРАЛЛЕЛЬНАЯ АППАРАТНАЯ РЕАЛИЗАЦИЯ РЕКУРСИВНОГО ЗВЕНА ВТОРОГО ПОРЯДКА

Звено рекурсивного фильтра второго порядка, соответствующее прямой форме реализации, описывается разностным уравнением:

y( n ) = ∑2 bl x( n − l ) − ∑ 2 ak y( n − k ) .

l = 0 k= 0

Структурная схема его аппаратной реализации с последовательнопараллельной обработкой (рис.12.6а) содержит сигнальную регистровую память для отсчетов сигналов x(n), х(n – l) и y(n – k) ( RG0 − RG 4 ) , память ко-

эффициентов bl , ak (ПЗУк), арифметическое устройство (АУ), включающее

умножитель и накапливающий сумматор, устройство управления (УУ), а также два мультиплексора MS1,2 и регистр выходного сигнала RGy.

Рис.12.6а. Структурная схема РФ с последовательно-параллельной обработкой

Диаграммы управляющих сигналов фильтра (рис.12.6б) показывают, что микропрограмма обработки для одного отсчета сигнала содержит шесть микрокоманд или шесть тактов и следующие семь микроопераций:

Рис.12.6б. Диаграммы управляющих сигналов РФ с последовательно-параллельной обработкой

Каждому такту или микрокоманде отвечает определенная совокупность указанных микроопераций (рис. 12.6б), позволяющая произвести кодирование микрокоманд и синтезировать структуру управляющего автомата (устройства управления).

Минимальный период тактовых импульсов определяется задержкой элементов фильтра:

Tт мин = tзRG + tзSM + tзАУ .

Время обработки одного отсчета сигнала составляет Тобр = Nт Tт мин , где Nт − число тактов, которое для звена 2-го порядка равно шести.