1.7 Лабораторна робота №7
ДОСЛІДЖЕННЯ ФУНКЦІОНУВАННЯ ДИНАМІЧНОЇ ПАМ'ЯТІ та КОНТРОЛЕРА ВТ03
1.7.1 Модуль динамічної пам'яті К565РУЗА.
Описуваний модуль динамічного ОЗП, призначений для мікро ЕОМ з обсягом пам'яті від 16 до 64 Кбайт. У модулі використана ВІС динамічного ОЗП К565РУ3А. Ці мікросхеми виконані по n-МОП технології і мають інформаційну ємність 16384 біт з організацією 1024х1 розряд. Вхідні та вихідні сигнали мікросхеми сумісні по рівнях напруги із ТТЛ мікросхемами. Структурна схема ВІС 565РУ3А показана на рис.7.1.
Рисунок 7.1 - Структурна схема ВІС К565РУ3А
Основою мікросхеми є матриця запам'ятовуючих елементів, здатних зберігати інформацію у вигляді заряду. Для доступу до запам'ятовуючого елемента матриці необхідно вибрати відповідний рядок та колонку. Вибір відбувається по сигналах дешифраторів рядків та колонок, які підключені до семи молодших і семи старших розрядів адресного регістра мікросхеми.
Мікросхема К565РУЗА має всього 16 виводів - один вивід загальний, три виводи - для підключення напруги, два інформаційних: D1 та D0 - для вводу та виводу біта даних, і вивід WE - для керуючого сигналу запису біта даних у пам'ять. Виводів, що залишилися, не вистачає для передачі на адресний регістр 14-розрядного коду адреси для вибору адреси пам'яті (саме 214=16384 біт). Тому код адреси заноситься в адресний регістр послідовно - спочатку через адресні входи А0-А6 мікросхеми надходять коди семи молодших, а потім семи старших розрядів адреси, супроводжувані сигналами RAS (сигнал вибірки рядка) і CAS (сигнал вибірки колонки) відповідно.
Звертання до матриці запам'ятовуючих елементів для запису або читання біта даних викликає підключення до підсилювачів зчитування одного рядка матриці запам'ятовуючих елементів, що містить 128 адрес пам'яті. При цьому автоматично відбувається регенерація запам'ятовувальних чарунок пам'яті обраного рядка до вихідного рівня. Для запобігання розряду запам'ятовувальних конденсаторів пам'яті необхідно звертатися до кожного рядка матриці запам'ятовувальних елементів не рідше ніж через 2мс. При виконанні мікропроцесором реальної програми ця умова не дотримується, тому що звертання до одних елементів відбувається часто, а до інших дуже рідко. Тому потрібен спеціальний блок, відповідальний за регенерацію пам'яті. Цей блок повинен (тільки в ті моменти часу, коли до ВІС ОЗП немає звертань з боку мікропроцесора) циклічно формувати на входах А0-А6 значення всіх адрес від 00Н до 7FH супроводжуючи кожне з них одним керуючим сигналом RAS (тобто формувати адреси рядків матриці запам'ятовувальних елементів) з періодом не більше 2мс.
1.7.2 Контролер динамічної пам'яті К1810ВТ03.
Контролер динамічної пам'яті (КДП) К1810ВТ03 використовується як пристрій керування ОЗП мікропроцесорних систем на базі МПК серій К580, К1810, К1821, а також для створення функціонально незалежних модулів динамічних ОЗП. Контролер виробляє всі необхідні сигнали керування читанням, записом і регенерацією для ОЗП ємністю 4К, 16К, 64К и більше, виконаного на елементах пам'яті серії К565.
Контролер відноситься до класу багатофункціональних схем і може працювати в декількох режимах, які задаються подачею на спеціальні входи КДП напруг високого або низького рівня. Таким чином, КДП задаються режими роботи з ОЗУ ємністю 4К, 16К або 64К слів. При використанні додаткових схемних рішень КДП може бути використаний для ОЗП більшої ємності. Крім того, контролеру можуть бути задані режими внутрішньої або зовнішньої регенерації, випереджаючого читання, роботи із зовнішнім або внутрішнім генератором (рис. 7.2). КДП призначений для побудови як функціонально незалежних модулів, так і модулів, виконаних у стандарті Multіbus.
Рисунок 7.2 - Структура КДП ВТ03.
КОНТРОЛЬНІ ПИТАННЯ
1. Класифікація запам’ятовуючих пристроїв.
2. Особливості структури мікросхеми динамічної пам'яті.
3. Відмінності мікросхем статичної та динамічної пам'яті.
4. Функціонування мікросхеми динамічної пам'яті.
5. Сигнали керування і регенерації динамічного ОЗП.
6. Призначення сигналів RAS і CAS.
7.Скласти банк пам'яті восьмирозрядного ОЗП з мікросхем однорозрядного ОЗП.
8. Призначення контролера динамічної пам'яті К1810 ВТ03.
9. Структура контролера К1810 ВТ03.
10. Функціонування контролера динамічної пам'яті ВТ03.
11. Призначення виводів мікросхеми К1810 ВТ03.
12. Режими роботи контролера пам'яті ВТ03.