экз

Чистякова 7

1. Опишите особенности ПЛИС CPLD типа. Устройство блоков ввода-вывода.

2.Опишите на Verilog HDL 8-разрядный сумматор при помощи непрерывного и процедурного присваивания. Проиллюстрируйте его работу с помощью временных диаграмм.

Непрерывное прис-е

CPLD (Complex Programmable Logic Devices) – микросхемы высокого уровня

интеграции, основными частями которых являются: PAL (GAL) — подобные

функциональные блоки; система коммутации, выполненная в виде матрицы

соединений, позволяющая объединять функциональные блоки в единое устройство;

блоки ввода/вывода. Все составные части CPLD программируются. Обобщенная структура CPLD показана на рис. 1. В структурной схеме приняты следующие

обозначения. Через ФБ (FB) обозначены функциональные блоки, число которых N зависит от уровня интеграции микросхемы и изменяется в довольно широких

пределах. В каждом ФБ имеется n макроячеек МЯ (МС, Macro Cells). Функциональные

блоки получают входные сигналы от программируемой матрицы соединений ПМС (PIA,

Programmable Interconnect Array). Число таких сигналов m . Выходные сигналы ФБ поступают как в ПМС, так и в блоки ввода/вывода CPLD (IOBs, Input/Output Blocks). ПМС обеспечивает полную коммутируемость функциональных блоков, т. е.

возможность подавать сигналы с любого их выхода на любой вход.

В программируемой матрице соединений ПМС (рис. 2, а) выходы функциональных блоков ФБ подключаются к вертикальным непрерывным (несегментированным) линиям, причем каждому выходу соответствует своя линия. Входы ФБ связаны с горизонтальными линиями, пересекающими все вертикальные линии. На пересечениях горизонтальных и вертикальных линий имеются программируемые точки связи, так что любой вход ФБ может быть подключен к любому 3 выходу. Достоинством ПМС рассмотренного типа является малая и предсказуемая задержка коммутируемых сигналов. Если передача сигналов из ПМС в ФБ организована так, как показано на рис. 2 б, то для каждого соединения образуется идентичный всем другим канал связи с малым числом программируемых ключей или даже их отсутствием. Таким образом, задавая i-ому триггеру состояние логического нуля, а остальным триггерам состояние логической единицы, можно обеспечить закрытое состояние транзистора Тi, и открытое состояние всех других транзисторов, что означает подключение выхода ФБ к i-ой вертикальной линии ПМС с образованием так называемого непрерывного соединения. Замкнутые транзисторные ключи имеют, в первом приближении, схему замещения в виде инерционной RC -цепи и вносят основные задержки в процесс

распространения сигнала. Программируемые матрицы соединений, такие, как

показаны на рис. 2 а, эффективны в схемах с относительно небольшим числом

коммутируемых блоков. При большом их числе, характерном, например, для FPGA,

подобные ПМС были бы чрезмерно сложны, поскольку любое соединение образуется с помощью линий связи, проходящих по всей длине и ширине схемы, тогда как очень многие связи локальны и соединяют близлежащие блоки. Поэтому, например, в ПЛИС типа FPGA системы коммутации строятся иначе — с помощью сегментированных

линий связи

2. Опишите на Verilog HDL дешифратор 4 в 7 с асинхронным сбросом и синхронной

загрузкой значения. Проиллюстрируйте его работу с помощью временных диаграмм.

module decoder_4to7( input [3:0] in,

input load, input reset,

output reg [6:0] out

);

always @(posedge load, negedge reset) begin if (reset == 0) begin

out <= 7'b0000000; end else if (load) begin

case (in)

4'b0000: out <= 7'b0111111; 4'b0001: out <= 7'b0000110; 4'b0010: out <= 7'b1011011; 4'b0011: out <= 7'b1001111; 4'b0100: out <= 7'b1100110; 4'b0101: out <= 7'b1101101; 4'b0110: out <= 7'b1111101; 4'b0111: out <= 7'b0000111; 4'b1000: out <= 7'b1111111; 4'b1001: out <= 7'b1101111; 4'b1010: out <= 7'b1110111; 4'b1011: out <= 7'b1111100; 4'b1100: out <= 7'b0111001; 4'b1101: out <= 7'b1011110; 4'b1110: out <= 7'b1111001; 4'b1111: out <= 7'b1110001; default: out <= 7'b0000000;

endcase end

end

endmodule

Модуль имеет 4-битный вход `in`, который определяет выбранный декодером сигнал, сигнал загрузки `load` и сигнал асинхронного сброса `reset`. Выход модуля `out` является 7-битным, и соответствует выбранному сигналу.

Схема работы дешифратора:

1.В начале работы сигнал `reset` должен быть установлен в 0 для сброса декодера.

2.После сброса декодер ждет сигнала `load`.

3.Когда поступает сигнал `load`, декодер загружает значение, соответствующее

входному сигналу `in`.

4.Если значение входного сигнала `in` не соответствует ни одному из возможных значений, выходной сигнал устанавливается в 0.

5.Если поступает сигнал `reset`, то выходной сигнал устанавливается в 0.

Щербаков 9

Табличный ФП типа LUT представляет собою запоминающее устройство, хранящее значения искомых функций, считываемые по адресу-аргументу. Запоминающее устройство с организацией 2m*n имеет m адресных входов и n выходных линий. В таком запоминающем устройстве можно хранить таблицу для 3 считывания n функций от m переменных, поскольку каждый разряд хранимого массива данных можно рассматривать как столбец значений переключательной функции. В память можно записывать любые числа, и, следовательно, разрядные столбцы этих чисел могут воспроизводить любые функции m переменных. Время вычисления результата не зависит от воспроизводимой функции и равно времени считывания слова из памяти. Второй тип ФБ — схема, основой которой служат программируемые мультиплексоры (фирма Actel и др.). В этих ФБ выходная величина описывается некоторой так называемой порождающей функцией, соответствующей использованию всех входов схемы как информационных. При программировании на некоторые входы задаются константы 0 и 1, разные сочетания которых порождают целый спектр возможностей воспроизведения логических функций. Третий тип ФБ — так называемые «мелкозернистые», блоки, составленные, чаще всего, из транзисторных пар, выделяемых из цепочек транзисторов с n и p -каналами. Из таких пар собираются традиционные для КМОП-схем логические элементы, методы синтеза которых традиционны. Типичную структуру ФБ FPGA с триггерной памятью конфигурации рассмотрим на примере микросхемы семейства Spartan фирмы Xilinx (рис. 2). Фирма Xilinx изобрела и активно разрабатывает оперативно реконфигурируемые FPGA, ее продукция занимает 30— 40% мирового рынка ПЛИС. По своей структуре микросхемы Spartan продолжают линию развития классических FPGA, популярным представителем

которой является семейство ХС4000 той же фирмы. В функциональных блоках этих микросхем логические преобразования выполняются тремя LUT – блоками (функциональными преобразователями ФП) G, F и Н. Преобразователи G и F — программируемые запоминающие устройства (ЗУ) с организацией 16x1, способные воспроизводить любые функции четырех переменных, значения которых могут быть переданы на выходы Y и X через мультиплексоры 4 и 6 при соответствующем их программировании (через линии верхних входов мультиплексоров)[1].

Опишите на Verilog HDL 16-разрядный счетчик с асинхронным сбросом и синхронной загрузкой начального значения. Проиллюстрируйте его работу с помощью временных диаграмм.

module Bilete9( input clk, input rst, input load,

input [15:0] data_in, output reg [15:0] count

);

always @(posedge clk or negedge rst) begin if (rst) begin

count <= 16'b0;

end else if (load) begin count <= data_in;

end else begin count <= count + 1;

end end

endmodule

Морозов 10

1. Опишите особенности ПЛИС FPGA типа. Функциональные блоки