4. Программа верификации Diva. Основы работы. Проверка проектных норм (drc). Проверка на соответствие топологии электрической схеме (lvs). Экстракция паразитных параметров (rcx)

Общие сведения о приложениях Diva. Diva – это программный инструмент, предназначенный для проведения полного цикла верификации, как отдельных блоков, так и ИС любого размера, независимо от типа технологии. Приложения Diva DRC, Diva Ext и Diva LVS входят в пакет прикладных программ САПР Cadence. С их помощью осуществляется проверка топологии на соответствие нормам конструкторско-технологических требований (КТТ) – проверка DRC, экстракция электрической схемы из топологии - EXT, верификация экстрактированной из топологии схемой с электрической принципиальной схемой – LVS, извлечение из топологии списка электрических связей с паразитными элементами.

Основные преимущества программы Diva перед другими инструментами – простота использования, высокие возможности и интуитивно понятный и удобный пользовательский интерфейс для локализации и устранения ошибок.

Основные возможности Diva:

- выполнение проверки проектных норм;

- выявление коротких замыканий, обрывов, неподключенных устройств, неверных соединений, неправильных параметров устройств;

- предлагает возможные варианты устранения ошибок.

Преимущества Diva:

- полный цикл физической проверки ИС;

- работа с большими проектами;

- простота настройки и работы;

- быстрое и удобное исправление ошибок с использованием графического пользовательского интерфейса (GUI).

Конструкторская гибкость:

- заказные аналоговые ИС;

- схемы, с использованием ячеек памяти;

- специализированные интегральные схемы (ASIC).

Diva поддерживает как иерархические проверки, так и проверки в одном уровне. Результаты верификации отображаются в графическом пользовательском интерфейсе и не требуют какой-либо трансляции.

Запуск Diva. Запуск приложения Diva осуществляется из топологического редактора Virtuoso в меню Verify. Здесь можно увидеть три команды, отражающие этапы верификации: «DRC» – проверка проектных норм, «Extract» – экстракция электрической схемы и «Run LVS» – проверка соответствия топологи электрической схеме.

Проверка норм проектирования (DRC). Для запуска проверки проектных норм в программе Diva, необходимо вызвать процесс «Verify/DRC» в меню редактора топологии Virtuoso. В результате выполнения команды на экран выводится интерфейс, показанный на рис. 4.1

Рис. 4.1. Интерфейс программы Diva DRC

Для проведения проверки проектных норм необходимо указать место расположения управляющего файла проверки и его название.

Также доступны следующие дополнительные настройки:

- Checking Method – метод проверки: flat – раскрытие топологии во время выполнения проверки, hierarchical – иерархическая проверка;

- Checking Limit - зона проверки: full – полная проверка, by area - проверка на заданной площади, площадь выбирается курсором после нажатия на кнопку «Set by Cursor»;

- Join Nets With Same Name – соединение одноименных шин;

- Machine: local – локальная, remote – удаленная, в случае, когда используется удаленная машина необходимо указать ее название.

Процесс проверки запустится после нажатия а кнопки «Ok» или «Apply».

После завершения проверки проектных норм в окне icfb будет выведена информация о найденных ошибках в формате, показанном на рисунке 1.5.2.8.

Diva DRC информирует о общем числе обнаруженных ошибках для каждого отдельного нарушенного правила и общем количестве ошибок. При нахождении ошибки программа автоматически размещает в топологии маркер на месте обнаружения ошибки. Для просмотра ошибок необходимо выбрать в меню «Verify/Marker/Find…». При выполнении команды откроется окно Find Marker, показанное на рис. 4.2.

Рис. 4.2. Сведения об обнаруженных ошибках КТТ

Рис. 4.3. Окно поиска ошибок Find Marker

Графический интерфейс позволяет увидеть следующие ошибки:

- не соответствующие нормам КТТ технологического процесса;

- находящиеся не в сетке топологического шаблона;

- нарушенные правила проектирования;

- количество нарушений по каждому правилу;

- места нарушения правил проектирования.

Основные установки, необходимые для просмотра и исправления ошибок:

- Zoom To Marker – увеличение места ошибки до размера экрана;

- Severity – выбор варианта просмотра: warning – просмотр предупреждений, error – просмотр ошибок;

- Search Scope – границы поиска ошибок: cellview – в ячейке, hierarchy – иерархический поиск, library – в указанной библиотеке. Для типов cellview и hierarchy доступны дополнительные настройки – старт поиска с: top cellview – верхней ячейки, current cellview – для текущей ячейки;

- Find by – поиск в: master cell only – только в верхней ячейке, all occurrences – во всех ячейках.

После того как все настройки определены при нажатии на кнопку «Next» будет осуществлен переход к месту следующей ошибки, при нажатии на кнопку «Previous» будет осуществлен переход к предыдущей ошибке. При нахождении места первой ошибки открывается окно marker text, в котором будут указаны в текстовом виде:

- location: (библиотека, название ячейки, тип представления) – место нахождения ошибки;

- reason: правило – нарушенное правило.

При переходе к следующим ошибкам в окне marker text будут добавляться новые сведения об ошибках.

Перебирая последовательно исправляют все ошибки и запускают процесс проверки сначала. При этом маркеры, оставшиеся на месте исправленных ошибок автоматически удаляются.

Экстракция электрической схемы. Для осуществления верификации необходимо извлечь электрическую схему из разработанной топологии. Экстракция выполняется с помощью приложения Diva EXT. Запуск приложения выполняется из меню «Verify/Extract».

Основные настройки программы-экстрактора:

- Extract Method – метод экстракции: flat – с раскрытием топологии, macro cell – без раскрытия;

- Join Nets With Same Name – соединение сетей с одинаковыми названиями;

- Switch Names – переключатель, устанавливается в случаях, когда требуется отключение отдельных правил экстракции;

- Rules File – управляющий файл экстракции divaEXT.rul;

- Rules Library – техническая библиотека.

Экстракция запускается с помощью нажатия на кнопки «Ok» или «Apply».

После выполнения экстракции в рабочем каталоге появляется представление ячейки extracted, содержащее топологию с наложенной на нее электрической схемой. Данное представление содержит топологические слои идентичные представлению layout, с той лишь разницей, что данные слои являются проводящими, т.е. представлены в формате net.

Рис. 4.4. Окно экстракции приложения Diva Extactor

Верификация. Для того чтобы осуществить верификацию топологии и электрической схемы в программе Diva, необходимо вызвать процесс «Verify/LVS…» в меню редактора топологии Virtuoso. В результате выполнения команды на экран выводится интерфейс, показанный на рис. 4.3.

Рис. 4.5. Окно программы верификации Diva LVS

Основные настройки программы верификации Diva LVS:

- Run Directory – рабочая директория процесса верификации;

- Create Netlist – создание нетлиста: Schematic – из схемы, далее указывается ячейка схемы, extracted – из экстракта, далее указывается название экстрактированной схемы. Создание нетлиста можно отключать снятием галочки напротив соответствующего представления для ускорения процедуры верификации, если изменения в соответствующее представление не вносились;

- Rules File – управляющий файл верификации divaLVS.rul;

- Rules Library – техническая библиотека;

- LVS Options – дополнительные опции LVS: Rewiring – переделка электрической схемы, осуществляется комбинирование симметричных сетей схемы, Device Fixing – фиксация приборов схемы, Create Cross Reference – проверка перекрещивающихся сетей, в случае нахождения таковых формируется совет о замене подключения прибора к другой сети вместо текущей, Terminals – учет при верификации расставленных терминалов.

- Кнопки:

- Run – запуск процесса верификации;

- Output – отчет верификации

- Error Display – запуск дисплея-указателя обнаруженных ошибок.

Поиск обнаруженных ошибок осуществляется с помощью приложения Diva Probing, запускаемого из меню «Verify/Probe…».

Рис. 4.6. Окно поиска ошибок Probe

Содержимое окна Probing:

- Probing Method – метод поиска ошибок:

- single w/o parasitics – выделение ошибки только в выбранном окне без паразитных элементов;

- single probe matched – выделение прошедших проверку сетей в выбранном окне;

- single probe all – выделение всех сетей в выбранном окне;

- cross probe matched – выделение сопоставленных сетей одновременно в окне схемы и окне экстракта;

- single probe unmatched – выделение ошибочных сетей в одном окне;

- Клавиши: Add Dev – подсветить прибор; Remove Dev – снять выделение прибора, Add Net – выделить сеть, Remove Net – снять выделение с сети, Add Nets for Dev – выделить сети, подключенные к прибору, Remove Nets for Dev – снять выделение с сетей, подключенных к прибору, Add Devs for Net – выделить приборы, подключенные к сети, Remove Devs for Net – снять выделение с приборов, подключенных к сети, Remove All – снять выделение со всех приборов и сетей.

Программа Diva LVS выводит отчет о завершении процесса верификации, в котором подробно указаны:

- данные по приборам;

- данные по сетям;

- данные по терминалам;

Указываемые данные по сетям и приборам:

- не сопоставленные;

- прошедшие перестановку симметричные выводы;

- ошибочные размеры сопоставленных приборов;

- общее количество ошибочных сетей и приборов.

Поиск ошибок происходит следующим образом. После нажатия соответствующей кнопки следует указать требуемую сеть или прибор, например, в схеме. В случае нахождения соответствия между электрической схемой и экстрактом выделится соответствующая сеть в экстракте, если сеть не была сопоставлена – она не будет выделена. Выделяя, таким образом, входы, выходы, приборы и сети находят среди них соответствующие друг другу, анализируя и сопоставляя схему и топологию не сопоставленных сетей и приборов находят ошибки проектирования.

После исправления найденных ошибок производят повторный запуск процесса верификации до полного устранения всех ошибок.

Извлечение электрической схемы с паразитными элементами. Извлечение электрической схемы с паразитными элементами осуществляется в приложении Diva Extract с помощью выбора соответствующего переключателя, который устанавливается при нажатии на кнопку «Set Switches». При этом управляющий файл экстракции должен содержать соответствующие правила формирования паразитных элементов. После запуска программа-экстрактор формирует новое представление ячейки в формате extracted, содержащее топологию с наложенной на нее электрической схемой с паразитными приборами.

Для создания нетлиста из полученного экстракта можно использовать приложение Analog Environment, в котором с форматом extracted работают аналогично представлению schematic.