- •Применение интегральных микросхем для проектирования цифровых устройств
- •1 Методические указания по выполнению контрольного домашнего задания (кдз)
- •2 Принцип работы цифровых устройств заданных для практической разработки
- •2.1 Генератор заданной последовательности чисел гзпч № 1
- •2.2 Генератор заданной последовательности чисел гзпч № 2
- •2.4 Распределитель импульсов
- •2.5 Генератор импульсов с цифровым управлением длительностью импульсов
- •2.6 Делители частоты
- •2.6.1 Пересчетчик с исключением старших состояний
- •2.6.2 Пересчетчики с исключением младших состояний
- •3 Справочные данные для контрольного домашнего задания
- •3.1 Микросхемы логических элементов
- •3.2 Триггеры
- •3.3 Дешифраторы
- •3.4 Регистры
- •3.5 Счетчики
- •3.6 Особенности применения микросхем
- •Контрольно домашнее задание
- •«Разработка генератора заданной последовательности чисел»
2 Принцип работы цифровых устройств заданных для практической разработки
Для практической разработки предлагаются следующие цифровые устройства:
Генератор заданной последовательности чисел ГЗПЧ № 1;
Генератор заданной последовательности чисел ГЗПЧ № 2;
Генератор заданной последовательности чисел ГЗПЧ № 3;
Распределитель импульсов;
Генератор импульсов с цифровым управлением длительностью импульса.
2.1 Генератор заданной последовательности чисел гзпч № 1
На рисунке 1 представлена схема генератора заданной последовательности чисел (ГЗПЧ № 1), который построен на основе n-разрядного параллельного регистра RG работающего по фронту или срезу в зависимости от выбранной интегральной микросхемы. С каждым тактовым импульсом с выхода ДЧ регистр запоминает состояние входов D, которые соединены с соответствующими входами логической схемы (ЛС).
Рисунок 1 – Структурная схема ГЗПЧ №1
Рассмотрим пример, когда задана следующая последовательность чисел: 0–1–5–10–7–0.
Так как самое большое число в заданной последовательности равно 10, следовательно, .
Таблица истинности логической схемы, позволяющая формировать заданную последовательность чисел приведена на рисунке 2.
Q3 |
Q2 |
Q1 |
Q0 |
F3 |
F2 |
F1 |
F0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
Рисунок 2 – Таблица истинности логической схемы
Логическая схема, определяющая, заданную последовательность чисел определяется следующими переключательными функциями:
Исходно триггеры регистры обнулены, т.е. . Тогда , , , .
Следовательно, при подаче импульса с делителя частоты выходы регистра примут состояния: , , , , т. е. на выходах регистра будет двоичный код (0001)2 числа 1. Соответственно изменятся состояния выходов логической схемы, и примут следующие значения ,. .
При подаче следующего импульса с делителя частоты на выходах регистра будет двоичный код (0101)2 числа 5, который приводит к установлению выходов логической схемы в состояния , .
При подаче следующего импульса с делителя частоты на выходах регистра будет двоичный код (1010)2 числа 10, который приведет к установлению выходов логической схемы в состояния .
При подаче следующего импульса с выхода делителя частоты на выходах регистра будет двоичный код (0111)2 числа 7, который приведет к установлению выходов логической схемы в состояния .
Таким образом, генератор заданий последовательности чисел формирует следующую последовательность чисел: .