TSAiU_Lektsia_11

Лекция № 11. Аппаратно-программные средства реализации обмена данными в режиме прямого доступа внешнего устройства к оперативной памяти

11.1Реализация обмена в ЭВМ на основе единого магистрального канала

ВЭВМ на основе магистрального канала имеется несколько линий (Запрос Шины, Разрешение Шины).

Запрос шины

Разрешение шины Рис. 11.1 Схема реализации ПДП на основе единого магистрального канала

ВЭВМ на основе единого магистрального канала обмена к линии ―Запрос ШИНЫ‖ может быть параллельно подключено несколько ВУ, обладающих способностью работать в режиме ПДП.

Вэтом случае линия ―Разрешение ШИНЫ‖ проходит последовательно через все устройства ПДП, аналогично линии ―Разрешение прерывания‖. Т.е. сигналы РШ формируются гирляндным способом.

Контроллерам ПДП, использующим совместно одну линию ЗШ, приоритеты назначаются в соответствии с их местоположением.

КПДП, расположенные физически ближе к ЦП, имеют больший приоритет среди аналогичных устройств.

Ближайший к ЦП КПДП, поглощает сигнал ―Разрешение шины‖ и захватывает управление магистралью.

ВЭВМ на основе магистрали VME-bus имеются:

-4 линии ―Запрос ШИНЫ‖ ЗШ0 -ЗШ3,

-4 линии ―Разрешение ШИНЫ‖ РШ0 - РШ3.

Аппаратные средства КПДП позволяют его подключить к любой паре линий ―Запрос ШИНЫ‖, ―Разрешение ШИНЫ‖.

При получении сигнала ЗШi арбитр ЦП отвечает выдачей сигнала по линии РШi, соответствующей уровню запроса.

Когда текущий задатчик освобождает магистраль, арбитр отвечает на запрос высшего приоритета. В ЭВМ на основе VME-bus арбитр ЦП позволяет КПДП может работать в одном из 3-х режимов:

1)с фиксированными приоритетами,

2)циклически изменяемыми приоритетами,

3)обслуживание запросов ВУ единственного уровня.

Врежиме с фиксированным приоритетом каждой паре линий ЗШi –РШi присваивается фиксированный приоритет от высшего ЗШ3 до низшего ЗШ0.

Врежиме циклических приоритетов, после обслуживания очередного запроса линии ЗШi присваивается низший приоритет, а запросы остальных линий изменяются в круговом порядке.

Врежиме обслуживания запросов ВУ единственного уровня обслуживаются запросы на линии ЗШ3.

Влюбом режиме обслуживания, как только задатчик захватывает магистраль, отобрать у него управление невозможно до тех пор, пока он не снимет сигнал ЗШ.

1

Основная особенность такой схемы обслуживания запросов от ВУ в том что приоритеты ВУ устанавливаются аппаратными средствами.

11.2 Реализация обмена в ЭВМ с изолированными магистральными каналами обмена данными

Вкачестве контроллера ПДП используется интерфейсная БИС Intel 8237A.

Основные характеристики КПДП. 1. Число каналов ПДП — 4.

Каждый КПДП позволяет управлять работой 4-х каналов ПДП с помощью линий DREQ0 - DREQ3 , DACK0 - DACK3.

К каждому каналу можно подключить одно ВУ.

Для увеличения числа входов каналов ПДП можно использовать каскадирование КПДП. 2. Число контроллеров ПДП в ЭВМ семейства IBM AT — 2.

В ЭВМ семейства IBM AT имеются два каскадно-включенных КПДП:

—КПДП1 передает 8-и разрядные данные,

—КПДП2 передает 16-и разрядные данные.

3.Максимальное число циклов ПДП без перепрограммирования в каждом канале КПДП — 64 К циклов.

4.Максимальная скорость передачи данных —1.6 Мбайт/с.

Режимы работы КПДП

КПДП может быть запрограммирован для обслуживания запросов:

—с фиксированными приоритетами,

—с циклическим изменением приоритетов.

При фиксированных приоритетах, наивысший приоритет устанавливается за каналом с меньшим номером DREQ0.

При циклическом изменении приоритетов, самый низкий приоритет присваивается каналу после его обслуживания (аналогично ПКП).

Это позволяет обслужить все каналы поочередно.

Имеется возможность автоматической инициализации каналов КПДП, т.е. повторения циклов ПДП с единожды установленными параметрами, без перепрограммирования.

Наряду с обслуживанием ВУ КПДП позволяет: реализовать передачу ПАМЯТЬ – ПАМЯТЬ.

11.3 Принципиальная схема подключения контроллера Intel 8237A к системной шине и внешнему устройству

Назначение выводов БИС связи КПДП с системной шиной ЭВМ (Рис. 17.2.) меняется в зависимости от режима его работы (программный или ПДП).

Выводы DB7 - DB0 - линии данных двунаправленные.

Впрограммном режиме работы КПДП линии DB7 - DB0 служит для приема управляющей информации от процессора или для передачи статусной информации процессору по линиям D7 - D0.

Врежиме ПДП на выводы DB7 - DB0 контроллер выдает восемь разрядов адреса, которые необходимо защелкнуть во внешнем регистре защелке (Intel 8282).

Выходы регистра защелки подключаются к адресным линиям А15 – А8 магистрали ЭВМ.

Врежиме ПДП, контроллер не управляет ШД и соответствующие выводы свободны.

2

Врежиме ПДП ⌐CS не используется.

Впрограммном режиме базовые адреса регистров контроллеров, в области адресов ввода вывода, соответственно равны:

1-й КПДП 0h (0 .. Fh), 2-й КПДП С0h (C0h .. DFh).

Выводы ⌐MEMR/⌐MEMW— чтение/запись в программном режиме работы переходят в высокоимпедансное состояние, в режиме ПДП используются как выходы, определяют направление передачи данных по отношению к ОЗУ.

Выводы ⌐IOR/⌐IOW — вывод /ввод в программном режиме работы используются как входы для чтения (⌐IOR=0) или записи (⌐IOW=0) регистров контроллера.

Врежиме ПДП ⌐IOR / ⌐IOW используются как выходы, указывают ВУ, установившему запрос ПДП, направление передачи данных по отношению к ВУ: или из регистров данных интерфейса (⌐IOR=0) или в регистры данных интерфейса (⌐IOW = 0).

Вывод AEN (address enable) — разрешение адреса, в режиме ПДП показывает, что на ШД установлен адрес. В программном режиме работы вывод AEN переходит в высокоимпедансное состояние.

Врежиме ПДП вывод AEN используется, как выход.

Устанавливается (AEN=1) на время выдачи 8 старших разрядов адреса ОЗУ на линии DB7 –

DB0.

Вывод ADSTB (address strobe) - строб адреса.

В программном режиме работы переходит в высокоимпедансное состояние

В режиме ПДП ADSTB используется как выход. На нем формируется импульс (строб), осуществляющий запись старших разрядов адреса ОЗУ (A15 - A8) с линий DB7 - DB0 в регистрзащелку.

Вывод HRQ (hold reqest) — запрос шины (выход).

Врежиме ПДП используется для формирования требования к ЦП (по линии HOLD) передать управление системной магистралью КПДП.

Вывод HLDA (hold acknowledge) — подтверждение шины (вход).

ЦП использует HLDA для сообщения контроллеру ПДП о возможности выполнения циклов ПДП. Вывод CLK — синхронизация служит для подключения тактового генератора Fclk = 3МГц. Вывод RESET — сброс переводит контроллер в исходное состояние и маскирует все запросы

ПДП от внешних устройств.

Вывод READY — готовность.

Впрограммном режиме работы переходит в высокоимпедансное состояние.

Врежиме ПДП может использоваться (как вход) для синхронизации работы контроллера ПДП

смедленно действующими устройствами.

Низкий уровень на входе READY, установленный ВУ, задерживает цикл ПДП. Вывод ⌐EOP — окончание процесса.

Врежиме ПДП КПДП формирует на линии EOP импульс при достижении счетчиком циклов ПДП конечного значения (Рсч = –1), который может служить запросом прерывания и подается в интерфейс ВУ.

Интерфейс ВУ может выдать на эту линию сигнал с активным уровнем (0), который свидетельствует о невозможности устройства продолжать обмен данными.

Влюбом случае активный уровень сигнала на линии EOP=0 завершает передачу ПДП. Выводы DREQ0 ... DREQ3 - входы запросов ПДП от внешних устройств. В исходном

состоянии DREQ0 имеет наивысший приоритет, DREQ3 - низший.

4

Выводы DACK0 - DACK3 — выходы сигналов подтверждения ПДП. Используются для сообщений ВУ о возможности выполнения циклов ПДП. Полярность сигналов запросов и подтверждения задается программно.

После сигнала RESET на выводах DACK устанавливается пассивный уровень.

Назначение каналов контроллера и адреса регистров страниц

11.4 Функциональный состав и программная модель контроллера

Рис. 11.3. Функциональный состав контроллера ПДП.

Любой КПДП включает 3 функциональных блока (Рис. 10.3.):

Блок управления КПДП;

4 канала обмена данными в режиме ПДП;

Буферный регистр данных для обмена память-память.

Блок управления контроллером

Блок управления предназначен для установки общих параметров работы для всех каналов, чтения информации о состоянии каналов, разрешения запрета работы каналов.

Блок управления КПДП включает 4 регистра:Регистр управления КПДП;

100

Регистр состояния КПДП;

Регистр масок;

Регистр запросов.

Регистр управления КПДП (адрес 8h), 8-разрядный, доступен процессору для записи, определяет основные параметры работы контроллера.

При включении питания BIOS инициализирует регистр управления = 00000000, это значит, что устанавливается режим память– ВУ, временной цикл ПДП обычный, уровень сигнала запроса DREQ высокий, DACK – низкий, приоритеты фиксированные.

Рис. 11.4. Формат регистра управления КПДП

Регистр состояния КПДП 8-разрядный (адрес 8h) фиксирует состояния счетчиков каналов и наличие или отсутствие запросов каналов ПДП. Регистр состояния доступен процессору для чтения.

Рис.11.5. Формат регистра состояния КПДП

Биты 3-0 устанавливаются в 1 при достижении счетчиками каналов 3-0 конечных значений, сбрасываются после чтения регистра; биты 7-4 устанавливаются в 1, если имеется запрос ПДП от каналов 3-0.

101

Регистр запросов КПДП 4-х разрядный, предназначен для организации программного запроса ПДП, формат такой же, как и у регистра маски.

Рис.11.6. Формат регистра запросов КПДП.

Регистр маски КПДП 4-х разрядный, используется для маскирования/разрешения запросов ПДП каналов. Регистр доступен процессору для записи.

Рис. 11.7. Формат регистра маски КПДП

Разрешение (запрет) определенного канала ПДП может выполняться командой записи (рис.11.7.) по адресу Ah. Биты 0,1 определяют канал, а бит 2 – состояние канала.

Сброс регистра маски выполняется путем записи произвольного значения по адресу Eh.

Каналы контроллера ПДП.

Каналы КПДП содержат по одному 8-разрядному регистру режима и по четыре 16-разрядных:

регистр адреса базовый, регистр счетчик базовый, регистр адреса текущий, регистр счетчик текущий.

Регистр режима (адрес Bh для любого канала) определяет режим работы канала, процессору доступен для записи.

Тип цикла ПДП по отношению к ОЗУ: 00 – проверка, 01 – запись в ОЗУ, 10 – чтение из ОЗУ, 11 – запрещено

Автоинициализация: разрешена / запрещена Изменение адреса ОЗУ: декремент / инкремент

Режим обслуживания: 00 – по требованию, 01 – одиночная передача, 10 – блочная передача, 11 – каскадирование.

Рис. 11.8. Регистр режима работы каналов

Назначение отдельных разрядов регистра: биты 1,0 – номер канала, биты 3,2 – тип цикла ПДП, бит 4 –1/0 автоинициализация канала – разрешена/запрещена, бит 5 определяет инкремент или декремент адреса ОЗУ, биты 7,6 определяют режим обслуживания.

В цикле проверка выполняется псевдопередача: линии MEMR/IOW, IOR/MEMW остаются пассивными.

102

В режиме одиночной передачи (01) контроллер после передачи каждого байта освобождает шину минимум на один цикл, но как только обнаруживает активный сигнал DREQ, инициирует следующую передачу. В режиме блочной передачи (10) шина не освобождается до окончания передачи блока. Режим передачи по требованию (00) аналогичен предыдущему, но после каждой передачи проверяется сигнал DREQ. Если он пассивный, передачи приостанавливаются до получения активного сигнала DREQ.

Регистр адреса базовый хранит начальный адрес ОЗУ канала ПДП. Регистр счетчик базовый хранит число циклов ПДП минус 1. В процессе работы канала содержимое базовых регистров не меняется.

Регистр текущего адреса содержит текущий адрес памяти обмена. После выполнения цикла ПДП содержимое этого регистра инкрементируется или декрементируется.

Регистр счетчик текущий содержит число слов, предназначенных для передачи, минус 1. При выполнении операций обмена данными регистр работает в режиме вычитания.

Адреса 16-разрядных регистров каналов:

Запись в регистры текущего адреса или в текущий счетчик одновременно загружает и соответствующий базовый регистр. Чтение возможно только из текущего регистра адреса или счетчика.

Так как контроллер может одновременно принимать по одному байту, чтение (запись) каждого из 16-разрядных регистров производится двумя операциями ввода (вывода). Для загрузки регистров счетчиков и регистров адресов в контроллере существует триггер первый/последний. Если первоначально триггер первый/последний находится в состоянии 0, то выводимый в эти регистры байт загружается в младший байт, а триггер первый/последний устанавливается в 1. Единичное состояние триггера направляет байт данных в старший байт. После этого триггер сбрасывается в 0. Для инициализации триггера до начала операций ввода-вывода предназначен приказ сброса триггера первый/последний, который выполняется операцией запись в регистр по адресу Ch произвольного значения.

103