книги / Электроника электрофизические основы, микросхемотехника, приборы и устройства
..pdfвоздействия дополнительного командного (тактирующего) импульса. Синхронный триггер получают из асинхронного подключением к его вхо ду схемы логического управления.
Параметры запоминающего элемента (триггера) делят на статиче ские и динамические. Из статической проходной характеристики триггера, которая имеет вид релейной зависимости, определяют логические уровни напряжения С/°^ , £/°вых, UlBX, U1ВЬ1Х, которые связаны с логическими уров нями элементов, образующих триггер.
Быстродействие запоминающего элемента характеризуют временем его переключения с момента подачи соответствующего входного сигнала до установления сигнала на выходе. Для приведенной на рис.6.9,б струк туры переключение триггера происходит за интервал времени последова тельного изменения состояния двух входящих в него ЛЭ: /пер=2/зр ср.
Наряду со временем переключения быстродействие характеризуют также максимальной частотой переключения триггераf max=1//пеР*
Рассмотренный триггер с раздельными входами является базовым элементом для построения различных триггерных систем, последователь ностных устройств, а также элементов памяти.
КОНТРОЛЬНЫЕ ВОПРОСЫ
1.Каковы формы описания логических функций?
2.На чем основано преобразование логических функций?
3.Чем отличаются полный и минимальный логические базисы?
4.Каковы типичные структуры логических элементов?
5.Какие характеристики и параметры применяются для описания логических эле ментов?
6.Каково назначение и реализация тристабильного элемента?
7.Чем различаются серии логических элементов?
8.Какое устройство носит название запоминающего элемента?
9.Каковы структура и способы управления триггером?
10.Какими параметрами характеризуется триггер?
Глава 7
КОМБИНАЦИОННЫЕ УЗЛЫ ЦИФРОВЫХ УСТРОЙСТВ
7.1. Описание и основы синтеза комбинационных узлов
При построении сложных систем в цифровой технике в качестве элементной базы применяют функционально завершенные и конструктиь но оформленные в виде ИМС узлы, построенные на базе логических и запоминающих элементов.
Комбинационные устройства (узлы) реализуют логические функции
У\ |
= /|(* 1 ,* 2 . |
Хг), |
Уд |
=fq{Xy,X2, |
Хг), |
причем выходные переменные в такте пТ полностью определяются ком бинацией входных переменных в том же такте (рис.7.1 ,а).
Рис. 7.1. Комбинационное устройство (а) и структура суммирующего узла (б)
Все они могут быть построены с помощью соединения, как правило, однотипных логических элементов. Например, узел суммирования одно разрядных двоичных чисел в полном базисе И, ИЛИ, НЕ описывают логи ческие выражения для суммы у х= A B v А В и избытка (переноса)
у 2 = А -В , которым соответствует структурная схема узла (рис.7.1,6). От дельные части устройства могут быть построены на базе более крупных блоков. Так, например, функция у\ реализуется на типовом элементе «ис ключающее ИЛИ» (сумме по модулю два).
Логическая формула описывает работу комбинационного узла в статическом режиме и справедлива для всей части такта, за исключением интервалов переключения ЛЭ (переходных режимов).
На практике при синтезе комбинационных цифровых устройств (КЦУ) используют также другие формы их описания, которые необходимо преобразовать в логические соотношения для построения структуры уст ройства. Например, возможно содержательное (словесное) описание, ко торое для приведенного суммирующего узла имеет такой вид: на первом
выходе высокое напряжение будет только при высоком напряжении на одном входе, на втором выходе - высокое напряжение будет при единич ных сигналах на первом и втором входах. Наиболее распространенным является представление КЦУ в виде таблицы истинности, когда каждому набору входных переменных ставятся в соответствие значения выходных функций (табл.7Л).
Таблица 7.1
Описание суммирующего узла
Лв
0 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
II 0 1
1
0
Уг=Р _
0
0
0
1
Табличное описание КЦУ и технические требования (электрические, эксплуатационные) служат исходными данными для синтеза. Статические параметры комбинационных устройств определяются статическими пара метрами входящих ЛЭ (значениями нулевых и единичных уровней напря жения, коэффициентами разветвления и объединения, напряжением пере ключения и т. п.).
Динамические параметры, например среднее время задержки на пу ти распространения сигнала, зависят от задержки в ЛЭ и числа последова тельно (каскадно) соединенных элементов в цепочке. Различное число ЛЭ на путях прохождения сигналов приводит к отличающимся интервалам времени их распространения, называемым состязаниями («гонками»), ко торые могут привести к ошибочным срабатываниям элемента.
Синтез комбинационных узлов включает следующие этапы:
1 ) л о г и ч е с к и й , т.е. переход от содержательного к формализован ному описанию в виде таблицы истинности, логической формулы и минимизации полученного выражения;
2) с т р у к т у р н ы й , состоящий в реализации логической функции в виде набора типовых элементов, т.е. построение структурной схе мы на заданном элементном базисе;
3) с х е м о т е х н и ч е с к и й , заключающийся в составлении принци пиальной электрической схемы в соответствии со структурой. Процесс синтеза (логического, структурного и схемотехнического)
состоит из последовательности типичных операций:
•выбора способа реализации и вида элементной базы, которая оп ределяется с учетом требований к электрическим параметрам (уровни напряжений, помехоустойчивость, потребление и т.д.);
•получения логической функции и ее минимизации;
•преобразования к выбранному базису и способу реализации (на начальном этапе схема проектируется в полном базисе И, ИЛИ, НЕ и затем преобразуется к заданному);
•синтеза электрической схемы;
•оптимизации электрической схемы.
Основная процедура логического синтеза состоит в получении буле вой функции по таблице истинности и реализации устройства в заданном логическом базисе. Обычно используют формирование выражения в виде логической суммы произведений наборов всех переменных, на которых она принимает единичное значение, причем для переменных, входящих в набор с нулевым значением, берется их отрицание. Полученная логиче
ская функция, |
называемая |
с о в е р ш е н н о й д и з ъ ю н к т и в н о й |
н о р м а л ь н о й |
ф о р м о й |
(СДНФ), как правило, содержит неинформа |
тивные (излишние) сочетания переменных, вследствие чего созданное устройство обладает аппаратной избыточностью. Поэтому ее предвари тельно упрощают, т.е. минимизируют число слагаемых и переменных в булевой функции.
Процедуру минимизации можно рассматривать как стадию общего процесса оптимизации синтезируемого комбинационного устройства. Ми нимизацию простых булевых функций производят алгебраически с при менением правил алгебры логики (поглощения, склеивания, закона де Моргана) или графически с использованием карт Карно. Для сложных устройств сокращение логической функции выполняют регулярными ме тодами, допускающими алгоритмизацию и применение ЭВМ (например, методом Квайна).
На этом этапе синтеза получение минимального числа слагаемых можно сопроводить другими требованиями. Обычно ставится условие реализации в заданном базисе или на заданном наборе ЛЭ с известными параметрами (коэффициентами объединения по входам и разветвления по выходам).
Переход от логического выражения минимизированной СДНФ в полном логическом базисе к реализации в заданном базисе можно осуще ствить с помощью двойного отрицания полученного соотношения и при менения правила де Моргана. Рассмотрим пример построения суммирую щего узла (полусумматора) (рис.7.2,а).
Рис. 7.2. Обозначение полусумматора (а) и его реализация (б)
В полном логическом базисе выходной сигнал суммы s и переноса р описывается соотношениями s = А ■Æ v А *В , р - А - В . Выполнение ука занных преобразований приводит к выражениям
S = 1 - B \ / A - B = ( A - B ) - { A - B ) 9p = Â^B,
позволяющим реализовать полусумматор в базисе И-НЕ (рис.7.2,б).
С помощью структурной схемы несложно вычислить параметры по лусумматора: потребляемую мощность Р = 4Рлэ и времена распростране ния сигналов ts = 2/jn ; tp = глЭ , где fJ13, Рлэ - соответственно время пере ключения и мощность потребления используемых ЛЭ.
Приведенная методика позволяет реализовать любое комбинацион ное устройство в основном или минимальном логическом базисе. Напри мер, полный сумматор одноразрядных чисел, описываемый таблицей ис тинности (табл. 7.2), содержащей в качестве входных переменных слагае мые данного разряда A i, Æ, и перенос из предыдущего разряда р,_ |.
Таблица 7.2
Таблица истинности полного одноразрядного сумматора
_ Ри |
At |
В, |
*« |
Pi |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
Выражения СДНФ суммы и переноса, составленные по единицам таблицы истинности, имеют вид
= P t - 1 • 4 • Я, V р(_, •А , - В , V р,_, ■A i ■B i V л _, - А, • В ,,
Pi = Pi-rAi-Bi v /v , -Ai В, v р, , ■А, ■ V Pl_, ■At Bt.
Анализ показывает, что выражение суммы не содержит избыточных членов, выражение переноса можно сократить посредством операции склеивания последнего члена со всеми предыдущими, что в результате да ет pt = Д • Æ, v р,_,(Д v Bt). Полученные соотношения позволяют реали зовать одноразрядный сумматор. Для сложных устройств реализация мо жет оказаться слишком громоздкой, что снижает надежность созданного устройства. В этом случае целесообразно в качестве элементной базы ис пользовать более крупные узлы.
Рассмотрим в качестве примера построение полного сумматора на базе полусумматоров. Для этого произведем предварительные преобразо вания выражения суммы:
S, = ( а , в , V ДД )-р,м v(AiBi v A iBi)-pi_t =s'-pi_, v ? ^ , ,
где s' - выходной сигнал полусумматора, описываемый логической опера, цией «сумма по модулю 2 ».
Преобразование выражения переноса дает соотношение
Р, = Р.-МВ, V А,В, ) V А,В, = P i _, s's/р' = p ' v р'
Полученным выражениям соответствует схема сумматора на полусум?. а-
Рис. 7.3. Схема сумматора на полусумматорах (а) и ее обозначение (б)
Комбинационные устройства, выполняющие различные операции преобразования цифровых сигналов (двоичное сложение, сравнение вези чин, контроль четности, кодирование и т.п.), реализуют в виде ИМС сред ней степени интеграции, а также включают в качестве блоков в состав БИС. Сложные устройства с требуемыми параметрами, как правило, стро ят на основе типовых серийных узлов.
7.2. Арифметические устройства
Цифровые электронные средства обработки информации по сущеет ву выполняют с двоичными числами арифметические операции: сложение, вычитание, умножение, деление, а также сравнение, выделение большего, определение четности и др. Важнейшей из арифметических операций, ле жащей в основе других, является сложение, производимое сумматором.
С у м м а т о р представляет собой функциональный узел (блок), выполняющий сложение многоразрядных чисел. Многоразрядные сумма торы получают объединением одноразрядных сумматоров.
Сумматор последовательного действия имеет простую структуру с единственным одноразрядным сумматором (рис.7.4).
Рис. 7.4. Сумматор последовательного действия
При этом слагаемые хранятся в «-разрядных регистрах, к о то р ы е синхронно осуществляют их сдвиг. Получившееся значение суммы для соответствующего разряда заносится в выходной регистр результата, а
значение переноса задерживается на один такт и подается на вход. Нали чие регистров для хранения слагаемых и суммы не усложняет устройство, так как используется во всех типах сумматоров. Основным недостатком последовательного способа организации суммирования многоразрядных чисел является большое время выполнения операции.
Параллельный сумматор содержит п одноразрядных сумматоров (рис.7.5), на входы которых разряды слагаемых подаются одновременно (в одном такте работы).
Рис. 7.5. Сумматор параллельного действия
Разновидности параллельных сумматоров отличаются способами ор ганизации переноса. Последовательный перенос означает, что выход пере носа р ВЬ1Хмладшего разряда подключают непосредственно к входу р вхсле дующего за ним старшего разряда. В этом случае все разряды двоичного числа складываются одновременно, а сигнал переноса проходит суммато ры последовательно по мере его появления.
Быстродействие сумматора ограничено задержкой переноса, по скольку формирование сигнала переноса на выходе старшего разряда не может производиться до тех пор, пока сигнал переноса младшего разряда не распространится по всей цепочке. Максимальное время сложения (рас пространения сигнала) будет ts = nt\ , где t\ - время задержки сигнала в од норазрядном сумматоре.
Ускорение процесса сложения достигается за счет аппаратного ус ложнения устройства, т.е. применения блока ускоренного переноса (ком бинационной схемы), который обеспечивает одновременный перенос во всех разрядах двоичного числа. В каждом разряде дополнительно форми руют два управляющих сигнала gi = А- • Bt; hx= (Д v Bt) , и работа схемы
ускоренного переноса происходит в соответствии с формулой
PM - S M v *f+ig i ^ K x hiëi-\ v —
Для сложения чисел большой разрядности применяют соединение сумматоров меньшей разрядности. Указанное соединение называется н а р а щ и в а н и е м р а з р я д н о с т и . Например, в результате объеди нения двухразрядных сумматоров получается сумматор с удвоенной раз рядностью (рис.7.6). При этом младшие разряды чисел складываются в сумматоре SMl5 а старшие и перенос - сумматоре SM2. На выходе образу ется сумма s3s2 s| so и сигнал переноса р\
Uo |
\$1____ |
|
Sl\_____ £з]_ |
|||
|
SM, |
р |
|
|
SM2 р ' |
|
J T А |
В |
: |
.. |
— г |
|
В |
— |
|
|
|
|||
*0 Хх |
. |
Хз |
|
d » |
у2 |
Уз |
|
Хг |
■ |
|
|
|
|
Рис. 7.6. Наращивание разрядности сумматора
Операция вычитания в цифровой технике заменяется сложением уменьшаемого с вычитаемым, представленным в дополнительном коле Для построения вычитателя используют сумматор с входными инвертора ми (рис.7.7,а), преобразующими операнд В в обратный код, а добавление по входу переноса единицы переводит его в дополнительный код, который суммируется с прямым кодом операнда А.
Рис. 7.7. Устройства для вычитания (я), сложения и вычитания (б) на основе сумматора
Устройство, выполняющее операции сложения и вычитания, полу чают подключением на вход сумматора элементов «исключающее ИЛИ» (рис.7.7,б). При значении сигнала управления М= 1 элементы «исключаю щее ИЛИ» работают как повторители и узел выполняет сложение операн дов, а при М = 0 производится операция вычитания, поскольку элемент ы работают как инверторы.
В виде отдельных ИМС средней степени интеграции производятся разнообразные арифметические устройства. В практике цифровой обра ботки двоичных сигналов часто используются операции их сравнения и определения равнозначности кодов. Устройство, фиксирующее равенство двух операндов, называется ц и ф р о в ы м к о м п а р а т о р о м . Равенст во двоичных чисел A {an..Mj...a\} и В {Ьп...Ь..Ъ\} состоит в совпадении значений во всех разрядах. Идентичность одноразрядных операндов выяв ляется устройством, выходной сигнал которого удовлетворяет соотноше ниям у 1 при а = Ъ; у =0 при а Ф Ь.
Указанное устройство реализует логическую операцию «равнознач ность». Аналогичный результат можно получить, если использовать ин вертированный выходной сигнал широко распространенного устройства «исключающее ИЛИ», образующего сумму по модулю 2 (рис.7.8,а).
Рис. 7.8. Схема сравнения одноразрядных чисел (о), цифровой компаратор (б), устрой ство сравнения двухразрядных чисел (в) и их каскадное объединение (г)
Для определения равенства многоразрядных операндов необходимо выходы всех схем равнозначности, фиксирующих равенство значений раз рядов, подключить к входу схемы И. Преобразование полученной логиче ской формулы приводит к реализации компаратора на элементах «исклю чающее ИЛИ» (рис.7.8,б).
Приведенное устройство регистрирует лишь равенство или различие двух чисел. В ряде приложений требуется выделить большее число. Со поставление двоичных чисел производится по разрядам с учетом того, что вес любого старшего разряда больше веса младшего. Для выявления большего одноразрядного числа можно использовать схему элемента «ис ключающее ИЛИ» с дополнительным выходом <р (рис.7.8,а). Объединение двух элементов с помощью логической схемы приводит к блоку двухраз рядного устройства сравнения (рис.7.8,в).
Для наращивания разрядности сравниваемых чисел применяют кас кадное или пирамидальное соединение нескольких компараторов. Сравне ние производят, начиная с младших разрядов чисел, которые подают на входы первого компаратора (рис.7.8,г).
Одним из направлений совершенствования КЦУ являлось создание микросхем с расширенными функциональными возможностями. Универ сальным комбинационным узлом является арифметико-логическое уст ройство (АЛУ, или ALU), которое реализует типовой набор арифметиче ских и логических операций над многоразрядными двоичными числами, служит базовым элементом центрального процессорного элемента и во Многом определяет скорость выполнения операций.
Арифметико-логические устройства выпускаются в виде конструк тивно завершенных микросхем или входят в состав БИС, предназначен ных для цифровой обработки данных. Параметры АЛУ (разрядность, бы стродействие) и набор выполняемых операций зависят от требований к обрабатывающему устройству, а также области его использования. В со
став обязательных операций входят арифметические действия (сложение, вычитание, сравнение чисел, увеличение числа на единицу) и базовые ло гические функции (И, ИЛИ, НЕ, «исключающее ИЛИ»).
Основой построения АЛУ служат двоичные сумматоры параллел ь ного типа со схемами ускоренного переноса. Структуру АЛУ можно пре ставить в виде совокупности блоков, реализующих арифметические и ло гические операции, а также формирование переносов, и узлов обеспеч ния вспомогательных функций и управления. Арифметические действия производятся с учетом переносов, а логические операции - поразрядно. Предварительное выполнение логических преобразований операндов уп рощает проведение арифметических действий и расширяет функциональ ные возможности устройства (образование разности, представление ре зультата в дополнительном коде).
Типичным вариантом является АЛУ, выпускаемое в виде завершен ной ИМС и реализующее полный набор логических функций двух пере менных и 16 арифметических действий с двумя четырехразрядными чис
лами (рис. 1.9,а). |
_____ |
|
|
|
|
|
|
|
|
0Q ALU |
F 0 |
|
|
|
|
|
|
|
|
2 |
2 |
Переменные |
ОПЕРАЦИИ |
|
|||||
1 |
1 |
|
|||||||
3 |
3 |
g* |
g2 |
g\ |
go |
арифметические |
логические 1 |
||
0 А |
А^В |
0 |
0 |
0 |
0 |
Л+С0 |
А |
\ |
|
0 |
0 |
0 |
1 |
(AvB) + Сп |
|||||
т1 |
|
Л v |
В |
||||||
2 |
|
0 |
0 |
1 |
0 |
(A vB )+C n |
ÂB |
|
|
3 |
G |
0 |
0 |
1 |
1 |
1+Cn |
0 |
|
|
0в |
|
0 |
1 0 |
0 |
А+ AB + CQ |
1 в |
|
||
1 |
Р |
0 |
1 |
0 |
1 |
(А\/В) +АВ+Сп |
А |
|
|
2 |
с4 |
|
|
|
|
|
|
|
|
3 |
0 |
1 |
1 |
0 |
A+ В+С0 |
А® В |
|||
|
|
||||||||
М |
|
0 |
1 |
1 |
1 |
]+ АВ+Сп |
АВ |
||
|
|
|
|
|
|
|
|
||
Со
Рис. 7.9. АЛУ (я) и выполняемые операции (6)
Микросхема имеет 8 входов для ввода двух чисел - А и В, четыре вы хода для представления результата преобразования F , входы управляющих сигналов Q и кода характера выполняемой операции М. При М = 0 произво дятся арифметические действия с операндами, а при М = 1 выполняется од на из логических операций (рис.7.9,б). Вид осуществляемой операции оп ределяется четырехразрядным кодом <?3 q2 q\ #сь устанавливаемым на управляющем входе.
Для выполнения действий с числами большей разрядности исполь зуется соединение секций из нескольких АЛУ. Для этого в ИМС преду