5.УСТРОЙСТВО 2ИЛИ-НЕ
5.1ТАБЛИЦА ИСТИННОСТИ
Данное устройство дает на выходе логический сигнал 1 только тогда, когда на обоих входах логический сигнал 0.
Таблица 5.1.1 – таблица истинности 2И-НЕ.
a |
b |
|
|
|
|
|
|
||
0 |
0 |
|
1 |
|
0 |
1 |
|
0 |
|
1 |
0 |
|
0 |
|
1 |
1 |
|
0 |
|
5.2 ФОРМУЛА
Формула этой логической операции выглядит следующим образом:
=
5.3 ФУНКЦИОНАЛЬНАЯ СХЕМА
На рисунке 5.3.1 представлена функциональная схема 2ИЛИ-НЕ.
Рисунок 5.3.1 – Функциональная схема 2ИЛИ-НЕ
x1,x2 являются входами, а y – выходом, выдающим результат схемы 2ИЛИНЕ.
5.4 КОД НА SYSTEMVERIILOG HDL
Ниже приведен код схемы 2И-НЕ: module notor(
input x1,x2, output y);
assign y = ~(x1 | x2); endmodule
x1,x2 являются входами, а y – выходом, выдающим результат схемы 2ИЛИНЕ.
5.5 МОДЕЛИРОВАНИЕ
На рисунке 5.5.1 представлено моделирование схемы 2ИЛИ-НЕ в режиме
Timing.
11
Рисунок 5.5.1 – моделирование в режиме Timing
Так как моделирование в режиме timing приближено к реальности и отображает задержки переключения, из-за чего результат немного искажается от идеального.
На рисунке 5.5.2 представлено моделирование схемы 2ИЛИ-НЕ в режиме
Functional.
Рисунок 5.5.2 – моделирование в режиме Functional
Один временной интервал равен 100 наносекунд. Если сравнить моделирование в режиме Functional, то оно полностью совпадает с таблицей истинности.
12
6.УСТРОЙСТВО ПО ВАРИАНТУ
6.1ТАБЛИЦА ИСТИННОСТИ
Вариант №18. Формула: = Таблица 6.1.1 отражает таблицу истинности для заданной по варианту
формулы.
Таблица 6.1.1 – таблица истинности F.
x |
y |
z |
w |
F |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
0 |
6.2 ФУНКЦИОНАЛЬНАЯ СХЕМА
На рисунке 6.2.1 представлена функциональная схема F.
Рисунок 6.2.1 – Функциональная схема F
x,y,z,w являются входами, а F – выходом, выдающим результат схемы.
6.3 КОД НА SYSTEMVERIILOG HDL
Ниже приведен код схемы F: module shema(
13
input x,y,z,w, output F);
assign F = ~(x * y ^ z ^ w); endmodule
x,y,z,w являются входами, а F – выходом, выдающим результат схемы F.
6.4 МОДЕЛИРОВАНИЕ
На рисунке 6.4.1 представлено моделирование схемы F в режиме Timing.
Рисунок 6.4.1 – моделирование в режиме Timing
Так как моделирование в режиме timing приближено к реальности и отображает задержки переключения, из-за чего результат немного искажается от идеального.
На рисунке 6.4.2 представлено моделирование схемы F в режиме
Functional.
Рисунок 6.4.2 – моделирование в режиме Functional
Один временной интервал равен 100 наносекунд. Если сравнить моделирование в режиме Functional, то оно полностью совпадает с таблицей истинности.
14
Заключение
В результате выполнения лабораторной работы были изучены основные инструменты САПР QuartusII и получены навыкии моделирования работы схем на основе простых логических элементов. Так же были построены следующие схемы:
-2И
-2ИЛИ
-2искл.ИЛИ
-2И-НЕ
-2ИЛИ-НЕ
-схема по варианту
Для каждой из схем была составлена таблица истинности, приведена формула, составлен код на SystemVerilog HDL, а также схемы были промоделированы. Промоделированные схемы в режиме Functional полностью совпадали со значениями в таблицах истинности.
Моделирование в режиме Timing выдавало небольшие задержки и ложные срабатывания, которые объясняются задержками в переключении состояний узлов.
15