Методическое пособие 124

перенастраиваются. После правильной настройки регистров матрицы она включается установкой в 1 бита XBARE (XBR2.4). Пока бит XBARE не установлен в 1, выходные драйверы портов Р0–Р3 явным образом отключаются, чтобы предотвратить возможные конфликты на выводах портов во время записи регистров матрицы и других регистров, которые могут влиять на состояние внешних выводов МК. Выходные драйверы выводов, распределенных матрицей для входных сигналов (например, RX0), явным образом отключаются; таким образом значения регистров данных портов и регистров PnMDOUT не влияют на состояние этих выводов [2,3].

Задание для практической работы

Осуществить настройку выходных драйверов портов. Выходной драйвер каждого порта можно настроить либо как цифровой двухтактный выход, либо как выход с открытым стоком. Провести настройку выводов портов как цифровых входов. Осуществить настройку выводов Порта 1 как аналоговых входов.

Контрольные вопросы:

1.Структурная схема ячейки порта ввода/вывода.

2.Электрические характеристики портов ввода/вывода.

3.Функциональная схема портов ввода/вывода.

4.Порты 3 – 0 и приоритетный декодер матрицы.

5.Назначение и распределение выводов при помощи матрицы.

6.Таблица декодирования приоритетов матрицы.

7.Настройка выходных драйверов портов.

8.Настройка выводов портов как цифровых входов.

9.Слаботоковые подтяжки.

10.Настройка выводов Порта 1 как аналоговых входов.

11.Распределение выводов интерфейса внешней памяти.

12.Настройка портов, не имеющих внешние выводы.

9

Практическая работа №3 Применение модуля SMBus

Цель практической работы заключается в изучении принципа работы интерфейсного модуля SMBus.

Задачи практической работы:

рассмотреть понятия SMBus;

определить основные виды применения данного модуля;

изучить программное подключение и реализацию модуля SMBus.

Теоретические сведения

Интерфейс ввода/вывода SMBus0 представляет собой двухпроводную двунаправленную последовательную шину. SMBus0 соответствует System Management Bus Specification (версия 1.1) и поддерживает обмен данными по протоколу I2C. Системный контроллер считывает данные с последовательной шины и записывает их в последовательную шину побайтно с помощью модуля SMBus, который автоматически управляет последовательной передачей данных. Для обеспечения возможности работы устройств с различной скоростью передачи данных на одной шине используется метод растягивания синхросигнала за счет удержания низкого уровня

[3].

SMBus0 может работать в режимах ведущего и/или ведомого, а также может функционировать на шине с несколькими ведущими. SMBus0 обеспечивает управление линией SDA (последовательные данные), генерацию тактовых импульсов SCL и синхронизацию, арбитраж, управление битами START/STOP и их генерацию[1].

10

сигнала на линиях шины не должно превышать 300нс и 1000нс соответственно [3].

Рис. 4. Схема подключения к шине SMBus

Возможны два режима передачи данных: передача данных от ведущего передатчика к адресуемому ведомому приемнику (ЗАПИСЬ) и передача данных от адресуемого ведомого передатчика к ведущему приемнику (ЧТЕНИЕ). Ведущее устройство инициирует процесс передачи данных в обоих режимах и генерирует тактовый сигнал на линии SCL. Допускается также работа нескольких ведущих устройств на одной шине. Если два или более ведущих пытаются инициировать процесс передачи данных одновременно, то применяемая схема арбитража всегда определит одного ведущего, который выиграет арбитраж и захватит управление шиной. Следует иметь ввиду, что нет необходимости определять какое-либо устройство как ведущее в системе; любое устройство, которое передает бит START и адрес ведомого, становится ведущим для этого сеанса связи [1].

Типичное сообщение SMBus состоит из бита START, следующего за ним байта адреса (биты 7-1: 7-разрядный адрес ведомого; бит 0: бит направления передачи R/W), одного или нескольких байт данных и бита STOP. Каждый принятый (ведущим или ведомым) байт должен быть подтвержден (ACK) низким уровнем сигнала на линии SDA во время высокого уровня сигнала на линии SCL (см. рис. 5). Если принимающее устройство не подтверждает прием, то передающее устройство воспримет этот факт как бит «нет

12

подтверждения» (NACK), который представляет собой высокий уровень сигнала на линии SDA вовремя высокого уровня сигнала на линии SCL [2].

Рис. 5. Формат сообщения SMBus

Все сеансы обмена данными инициируются ведущим, который адресует одно или несколько ведомых устройств. Ведущий генерирует бит START и затем передает адрес ведомого и бит направления. Если инициируется операция записи от ведущего к ведомому, то ведущий передает по одному байту данных за раз, ожидая бита подтверждения (ACK) от ведомого в конце каждого байта. Если осуществляется операция чтения, то ведомый передает данные, ожидая бита подтверждения (ACK) от ведущего в конце каждого байта. В конце сеанса передачи данных ведущий генерирует бит STOP, чтобы завершить сеанс и освободить шину [3].

Ведущий может начать сеанс передачи, только если шина свободна. Шина является свободной после бита STOP или после того, как на линиях SCL и SDA в течение определенного времени удерживается высокий уровень сигнала. В случае, когда два или более ведущих устройства пытаются начать передачу данных одновременно, используется схема арбитража, которая заставит какое-либо ведущее устройство освободить шину. Ведущие устройства продолжают передавать до тех пор, пока один из ведущих не попытается передать на линию SDA сигнал высокого уровня, в то время как другие ведущие выдают на эту линию сигнал

13

низкого уровня. Так как все устройства, подключенные к шине, имеют выходы с открытым стоком (коллектором), то в этом случае на линии SDA установится сигнал низкого уровня. Ведущее устройство, пытающееся передать на линию SDA сигнал высокого уровня, определит, что вместо сигнала высокого уровня на линии SDA присутствует сигнал низкого уровня, и освободит шину. Выигравший арбитраж ведущий продолжает передавать свои данные без какого-либо перерыва; потерявший арбитраж ведущий становится ведомым и принимает остаток передаваемых данных. Данная схема арбитража является неразрушающей: какое-нибудь одно устройство всегда выигрывает и никакие данные не теряются

[1].

Задание для практической работы

Настроить модуль SMBus сначала в режиме ведущего, затем в режиме ведомого. Реализовать передачу данных в режиме ведущего, прием данных в режиме ведущего, передачу данных в режиме ведущего, прием данных в режиме ведомого.

Контрольные вопросы:

1.Структурная схема модуля SMBus0.

2.Подключение к шине SMBus.

3.Протокол SMBus.

4.Формат сообщения SMBus.

5.Растягивание тактового сигнала.

6.Таймаут низкого уровня на линии SCL.

7.Таймаут высокого уровня на линии SCL (шина SMBus свободна).

8.Режимы работы модуля SMBus.

9.Режим ведущего передатчика.

10.Режим ведущего приемника.

11.Режим ведомого передатчика.

12.Режим ведомого приемника.

13.Регистры специального назначения модуля SMBus.

14.Регистр управления.

14

выбора режима таймера (Т1М – Т0М) и битов выбора коэффициента деления тактовой частоты (SCA1 – SCA0). Биты выбора коэффициента деления тактовой частоты настраивают предварительный делитель тактовой частоты, сигнал с выхода которого может использоваться для тактирования Таймера 0 и/или Таймера 1. В качестве сигнала тактирования Таймеров 0 и 1 можно выбрать либо сигнал с выхода предварительного делителя тактовой частоты, либо системный тактовый сигнал. Таймеры 2,3 и 4 могут тактироваться либо системным тактовым сигналом, деленным по частоте на 12, либо сигналом от внешнего генератора тактовых импульсов, деленным по частоте на 8 [2].

Таймер 0 и Таймер 1 могут также функционировать как счетчики. В этом случае регистр таймера/счетчика инкрементируется под воздействием каждого перехода внешнего сигнала на выбранном входном выводе из состояния лог. 1 в состояние лог. 0. Могут подсчитываться импульсы с частотой до 1/4 системной тактовой частоты. Входной сигнал не обязательно должен быть периодическим, однако он должен удерживаться на заданном уровне как минимум в течение двух полных системных тактовых циклов, чтобы гарантировать его корректную выборку [3].

Каждый таймер реализован в виде 16-разрядного регистра, доступного как два отдельных SFR-регистра: младший байт (TL0 или TL1) и старший байт (TH0 или TH1). Регистр управления Т/С (TCON) используется для включения Таймера 0 и Таймера 1, а также для индикации их состояния. Прерывания от Таймера 0 можно включить установкой в 1 бита ЕТ0 в регистре IE; прерывания от Таймера 1 можно включить установкой в 1 бита ЕТ1 в регистре IE. Оба таймера/счетчика работают в одном из четырех основных режимов, задаваемых битами выбора режима Т1M1-Т0M0 в регистре режима Т/С (TMOD). Каждый Т/С может быть настроен независимо от другого [2,3].

В режиме 0 Таймеры 0 и 1 работают как 13-разрядный таймер/счетчик. Ниже приводится описание настройки и

16

функционирования Таймера 0. Однако, оба таймера идентичны, и Таймер 1 настраивается точно так же, как и Таймер 0. Регистр TH0 содержит восемь старших бит 13разрядного значения регистра Т/С. Регистр TL0 содержит в разрядах TL0.4-TL0.0 пять младших бит 13-разрядного значения регистра Т/С. Три старших бита регистра TL0 (TL0.7- TL0.5) не определены и должны маскироваться или игнорироваться при чтении регистра TL0. При инкрементировании 13-разрядного таймера и переполнении его из состояния 0x1FFF (все единицы) в состояние 0x0000 устанавливается в 1 флаг переполнения таймера TF0 (TCON.5) и будет сгенерировано прерывание, если оно разрешено.

Бит C/T0 (TMOD.2) выбирает источник сигнала тактирования Т/С0. Если бит C/T0 установлен в 1, то инкрементирование регистра таймера осуществляется под воздействием перехода внешнего сигнала на выбранном входном выводе (Т0) из состояния лог. 1 в состояние лог. 0. Если бит C/T0 сброшен в 0, то в качестве источника тактирования Т/С0 будет использоваться сигнал, определяемый битом Т0М (CKCON.3). Если бит Т0М установлен в 1, то Таймер 0 тактируется системным тактовым сигналом. Если бит Т0М сброшен в 0, то в качестве источника тактирования Т/С0 будет использоваться сигнал, определяемый битами настройки предварительного делителя в регистре CKCON [4].

Установка в 1 бита TR0 (TCON.4) включит таймер, если либо бит GATE0 (TMOD.3) равен нулю, либо на внешнем выводе /INT0 присутствует сигнал с высоким логическим уровнем. После установки в 1 бита GATE0 управление таймером передается внешнему сигналу /INT0, что позволяет легко осуществлять измерение ширины импульсов.

17