3 семестр / Примеры отчетов / ППЭВС. 3 семестр. Лаб. 3

ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ "САНКТ-ПЕТЕРБУРГСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ ТЕЛЕКОММУНИКАЦИЙ ИМ. ПРОФ. М. А. БОНЧ-БРУЕВИЧА"

Факультет инфокоммуникационных сетей и систем

Кафедра программной инженерии и вычислительной техники

ЛАБОРАТОРНАЯ РАБОТА №3

«ИССЛЕДОВАНИЕ РАБОТЫ ТРИГГЕРА»

по дисциплине «Программное проектирование элементов вычислительных систем»

Выполнил:

студент 2 курса

дневного отделения

группы ИКПИ-81

Коваленко Л. А.

Санкт-Петербург 2019

А. Цель работы

Цель работы: исследование работы RS-триггера, D-триггера и JK-триггера.

Б. Выполнение работы

1. Создание проекта и файла «tr_rs.v» (RS-триггер):

module tr_rs (input wire s, r, output wire q, nq); wire p, np; assign p = !(s & np); assign np = !(r & p); assign q = p; assign nq = np; endmodule

2. Далее компиляция и отображение полученного устройства:

3. Функциональная симуляция устройства при Count Value (80ns, value=1) → s, Count Value (50ns, value=0) → r.

4. Создание нового файла «tr_d.v» в проекте (D-триггер) со следующим кодом:

module tr_d (input wire clk,d,set,res, output wire q); reg p; assign q=p; always@ (negedge set, negedge res, posedge clk) begin if (!set) p<=1'b1; else if (!res) p<=1'b0; else if (clk) p<=d; end endmodule

5. Далее компиляция и отображение полученного устройства:

6. Функциональная симуляция устройства для сигналов синхронизации – 20нс, информационного D-входа – 90нс с начальным уровнем 1, для set – при базовом уровне 1 короткий 0 от 110 до 130нс, для res – при базовом уровне 1 короткий 0 от 270 до 290нс.

7. Создание нового файла «tr_jk.v» в проекте (JK-триггер) со следующим кодом:

module tr_jk (input wire clk, set, res, j, k, output wire q); reg p; assign q=p; always@ (negedge set, negedge res, posedge clk) begin if (!set) p<=1'b1; else if (!res) p<=1'b0; else if (clk) case ({j,k}) 2'b00: begin p<=p; end 2'b01: begin p<=1'b0; end 2'b10: begin p<=1'b1; end 2'b11: begin p<=!p; end endcase end endmodule

8. Далее компиляция и отображение полученного устройства:

9. Функциональная симуляция устройства для сигналов синхронизации – 20нс, информационных JK-входов J – 110нс с начальным уровнем 1 и K – 70 нс с начальным уровнем 0, для set – при базовом уровне 1 короткий 0 от 150 до 170нс, для res – при базовом уровне 1 короткий 0 от 30 до 50нс.